Virtex 5 Fmax, Fmax падает - что делать Опции

[jojo]

Virtex 5 LX85, ISE10.1

Почему отдельно части проекта собираются на частотах до 375 МГц, а вместе - только 300?

Сделал конвейер с глубиной 16 и шириной 128. Частота получается в V5 градации -1 375 МГц. Размер - по 2000 LUT и FF.
Для имитации медленной части схемы приделал к конвейеру двухчастотные FIFO на вход и на выход - частота упала до 250 МГц.

Тогда нашел медленные трассы, которые оказались на выходе FIFO и в самом конвейере (?).
С конвейером делать ничего не стал, он ведь работал на 375 МГц? Между FIFO и конвейером вставил регистры. Частота поднялась до 307 МГц.

Что это за эффект? Так и должно быть? Это только в рекламе 400 - 500 МГц на счетчиках и коротких сумматорах, а увесистый проект - только 300 МГц?
Как сделать, чтобы частота не падала с ростом заполнения микросхемы?
Для нас вопрос принципиальный - ситуация требует, чтобы было 350 Мгц.

[jojo]

Похоже, я недостаточно разобрался с tsu и tco в Virtex. Почему-то в DS они менее 1 нс, а в реальности tsu tco портов - несколько нс.

Однако согласиться с потерей частоты из-за задержек мы не можем. 10/90 недопустимое соотношение. По моим наблюдениям, хорошее размещение дает 30-50/70..50, а если 10/90 - дело в консерватории.

Микросхемы следующих градаций выбиваются из бюджета.

Нашел забавный параметр в UCF - MAXSKEW для тактового сигнала. Повышает частоту на 20 МГц, что неплохо. Непонятно только - когда я просто задаю PERIOD - результат хуже.

Сейчас задержка в раздельных частях в лучшем случае 25...29/75...71, причем больше теряется в проводах. Понятно, что теряется, но что делать? Трассировать вручную? Читать AppNote? Какой?

Когда подключаю ФИФО - все рушится.

Размещение на ПЛИС хорошей схемы выглядит, как настоящий конвейер - длинный прямоугольник. Причем, чем выше частота - тем тольше и длиннее.

Топология медленной схемы выглядит, как равностороннее пятно вокруг блока памяти ФИФО.
Есть желание вообще отказаться от верилога и map/par , всё делать вручную. Схема-то простая, большая только.