|
Virtex 5 Fmax, Fmax падает - что делать |
|
|
|
 |
Ответов
|
Jan 18 2009, 20:53
|
Знающий
   
Группа: Свой
Сообщений: 574
Регистрация: 9-10-04
Из: FPGA-city
Пользователь №: 827

|
Похоже, я недостаточно разобрался с tsu и tco в Virtex. Почему-то в DS они менее 1 нс, а в реальности tsu tco портов - несколько нс.
Однако согласиться с потерей частоты из-за задержек мы не можем. 10/90 недопустимое соотношение. По моим наблюдениям, хорошее размещение дает 30-50/70..50, а если 10/90 - дело в консерватории.
Микросхемы следующих градаций выбиваются из бюджета.
Нашел забавный параметр в UCF - MAXSKEW для тактового сигнала. Повышает частоту на 20 МГц, что неплохо. Непонятно только - когда я просто задаю PERIOD - результат хуже.
Сейчас задержка в раздельных частях в лучшем случае 25...29/75...71, причем больше теряется в проводах. Понятно, что теряется, но что делать? Трассировать вручную? Читать AppNote? Какой?
Когда подключаю ФИФО - все рушится.
Размещение на ПЛИС хорошей схемы выглядит, как настоящий конвейер - длинный прямоугольник. Причем, чем выше частота - тем тольше и длиннее.
Топология медленной схемы выглядит, как равностороннее пятно вокруг блока памяти ФИФО. Есть желание вообще отказаться от верилога и map/par , всё делать вручную. Схема-то простая, большая только.
|
|
|
|
Сообщений в этой теме
jojo Virtex 5 Fmax Jan 18 2009, 10:12 dvladim А когда части проекта собирали tsu, tco какие были... Jan 18 2009, 11:00 jojo Внутренняя тактовая частота 300-350 МГц тактирует ... Jan 18 2009, 11:28 dvladim Цитата(jojo @ Jan 18 2009, 14:28) А разве... Jan 18 2009, 17:50 Латузин Тоже бился с похожей проблемой, правда в "3 с... Jan 19 2009, 11:19 jojo Про глубину конвейера я теоретически согласен, но ... Jan 19 2009, 11:36 DmitryR Цитата(jojo @ Jan 19 2009, 14:36) Схема п... Jan 20 2009, 07:53 jojo Да, надо попробовать удвоить количество регистров.... Jan 20 2009, 09:23 DmitryR Цитата(jojo @ Jan 18 2009, 13:12) Для ими... Jan 20 2009, 13:09
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0
|
|
|