Один клок на несколько ПЛИС, какие возможны проблемы Опции

[Olxx]

Разрабатываю проект с одной FPGA на центральной плате и еще парой FPGA на дочерних платах. На центральной плате есть общий клок - синусоида 10MHz, которая по идее пойдет на центральную плисину. Хотелось бы этот синус подать и на дочерние платы в качестве клока. Посему есть два вопроса:
1. Как Xilinx Spartan относиться к чистому синусу в качестве клока?
2. Можно ли клок развести по разным платам с плисами без применения каких либа доп. компонентов (буферов и т.д.)? Просто физически разделить проводник на плате на несколько веток и развести эти ветки к разным плисам.

[al333]

согласен с maxus и было проверено на 24Mhz, 15Mhz, r=0.2-5k по выходу буфера, но изредка "блохи" всё равно есть(с платы на плату). И лучше свой генератор, а этот вывод как сигнал разрешения. С коррекцией ошибок конечно.