Один клок на несколько ПЛИС, какие возможны проблемы Опции

[Olxx]

Разрабатываю проект с одной FPGA на центральной плате и еще парой FPGA на дочерних платах. На центральной плате есть общий клок - синусоида 10MHz, которая по идее пойдет на центральную плисину. Хотелось бы этот синус подать и на дочерние платы в качестве клока. Посему есть два вопроса:
1. Как Xilinx Spartan относиться к чистому синусу в качестве клока?
2. Можно ли клок развести по разным платам с плисами без применения каких либа доп. компонентов (буферов и т.д.)? Просто физически разделить проводник на плате на несколько веток и развести эти ветки к разным плисам.

[cdg]

Разрабатываю проект с одной FPGA на центральной плате и еще парой FPGA на дочерних платах. На центральной плате есть общий клок - синусоида 10MHz, которая по идее пойдет на центральную плисину. Хотелось бы этот синус подать и на дочерние платы в качестве клока. Посему есть два вопроса:
1. Как Xilinx Spartan относиться к чистому синусу в качестве клока?
2. Можно ли клок развести по разным платам с плисами без применения каких либа доп. компонентов (буферов и т.д.)? Просто физически разделить проводник на плате на несколько веток и развести эти ветки к разным плисам.

Синус, синусу рознь. Можно подавать и синус, тоько надо что-бы длительность фронта не превышала максимально допустимую для данного вида микросхем у Altera MAX300 например это 40нс, у Xilinx надо смотреть даташит (не помню :-( ). Что касаемо разветвлений, после многих грабель пришел к выводу 1-н источник -> 1-н приемник самое простое и надежное сочетание с точки зрения помехоустойчивости и согласования, посему сам предпочитаю разделять сигналы буфферными элементами.