плата с Virtex5 - сколько времени делать хоть примерно? Опции

[jojo]

http://www.dinigroup.com/DN9000k10PCIe8T.php

Сколько примерно делать аналог такой платы и какими силами? Делать без истории разработок с Xilinx в команде..
"Среднепотолочная" оценка подошла бы.

Года-то хватит хоть на саму плату и "простейшее" ПО к ней?

[jojo]

По поводу забивания Virtex на 90-100% на максимальной частоте - действительно лучше иметь запас, причем солидный, от 30% емкости ПЛИС.
Иначе частота падает и простые методы сборки не дают высокую частоту.
--

Итак, мы здесь неспешно добрались до выбора топологии и согласования шины адреса-данных между 5 одинаковыми ПЛИС Virtex 5.

Тактовая частота шины до 100 МГц, соответственно частота изменения сигналов - в два раза меньше, т.е. 50 МГц (данные 0x00, 0xff, 0x00, 0xff).
Допустимые выбросы 300 мВ как ниже 0, так и выше VCCIO 2.5 В.
Расстояние между ПЛИС около 4-5 см.

Хочу я все же сделать шину, а не SERDESы. Хотя SERDESы тоже будут, но роль их вторична, как и важность.

Поэтому возникают вопросы - какие трассы между ПЛИС пускать (импеданс?),
как их согласовывать (параллельно, последовательно, никак),
какой тип драйвера использовать в ПЛИС (LVCMOS25, другое),
slew rate,
drive strength?

Прошу прокомментировать, все же коллективный разум вопросы какие или критику подбросит.

Пока я занимаюсь моделированием в Hyperlinx Linesim, есть продвижение, но вариантов уж очень много.