40MHz 48-tap FPGA FIR, Сколько мВт скушает? Опции

[_4afc_]

Есть желание установить на после АЦП - 48 звенный КИХ фильтр на FPGA, но не могу прикинуть потребление.

Параметры фильтра:
Частота (дискретизации) - 40МГц.
Разрядность данных - 8бит.
Разрядность коэф.- х.з. (пока не округлял) пусть 16бит.
Логика - CMOS3.3

Если это впихнуть в FPGA, то сколько мВатт он будет кушать? Какой лучше взятЬ?
Т.е. хочется просто поставить маленькую микросхемку между паралельным АЦП и ЦСП.

Какой FPGA надо брать для подобной задачи? Присматриваюсь к Xilinx.
Обязательно для реализации КИХ - наличие DSP48 или можно обойтись меньшей кровью?

На Spartan-3AN это получится?

Для 8бит данных, 14бит коэф. и симметричном фильтре длиной 48 - требуется вроде около 130 Virtex Logic Slice.
Т.е влезет даже в XC3S50 в корпусе CP132 8х8мм?

[XVR]

Есть желание установить на после АЦП - 48 звенный КИХ фильтр на FPGA, но не могу прикинуть потребление.

Параметры фильтра:
Частота (дискретизации) - 40МГц.
Разрядность данных - 8бит.
Разрядность коэф.- х.з. (пока не округлял) пусть 16бит.
Логика - CMOS3.3

Если это впихнуть в FPGA, то сколько мВатт он будет кушать? Какой лучше взятЬ?
Т.е. хочется просто поставить маленькую микросхемку между паралельным АЦП и ЦСП.

Какой FPGA надо брать для подобной задачи? Присматриваюсь к Xilinx.
Обязательно для реализации КИХ - наличие DSP48 или можно обойтись меньшей кровью?

На Spartan-3AN это получится?

Для 8бит данных, 14бит коэф. и симметричном фильтре длиной 48 - требуется вроде около 130 Virtex Logic Slice.
Т.е влезет даже в XC3S50 в корпусе CP132 8х8мм?

Сделал проект и посчитал. В 50ку не влезло - он делает FIR на умножителях, а их там всего 3 шт.

Тактовая частота FPGA - 120MHz (можно получить из 40ка внутри)
Кристалл - XC3S200A
Заполнение - умножители и блоки памяти - 100%
логика - 22%
DCM - 0%

Потребление - 177mW (не считая VCCo - оно практически на 100% зависит от нагрузки)

Код

Power summary:                        I(mA)    P(mW)
----------------------------------------------------------------
Total estimated power consumption:               177
                               ---
                      Vccint 1.20V:      145      174
                      Vcco25 2.50V:        1        3
                               ---
                           Clocks:        0        0
                           Inputs:        1        1
                            Logic:       19       23
                          Outputs:
                             Vcco25       1        3
                          Signals:       26       31
                               ---
           Quiescent Vccint  1.20V:      100      120

[syoma]

Сделал проект и посчитал. В 50ку не влезло - он делает FIR на умножителях, а их там всего 3 шт.

Дык у Xilinxа есть DAFIR - он все делает на логике. Умножители вообще не нужны.