реклама на сайте
подробности

 
 
> Запись в RAM-память Stratix II (да и вообще в целом), Стробирование и тактирование
Ethereal
сообщение Feb 17 2009, 09:47
Сообщение #1


Частый гость
**

Группа: Свой
Сообщений: 114
Регистрация: 7-05-08
Из: РФ, Москва
Пользователь №: 37 354



Добрый день. Возник такой вопрос.
Необходимо записать в двухпортовую память Stratix II данные. Данные защелкиваются в сдвиговый регистр и выдаются на выход модуля через такт.
Как корректнее описать запись этих данных в память - стробом WriteEnable или отдельным клоком WriteClk?


--------------------
SystemVerilog - язык, заточенный Альтерой под свои кристаллы теми же приемами использования примитивов, что и AHDL. ©
Go to the top of the page
 
+Quote Post
 
Start new topic
Ответов
axalay
сообщение Feb 17 2009, 12:48
Сообщение #2


Местный
***

Группа: Свой
Сообщений: 388
Регистрация: 27-02-06
Из: Москва
Пользователь №: 14 759



А если разрядность данных 64 бита. Запаришься констрейны прописывать. Если же память используется, то двупортовую с разнымиклоками использовать или как однопортовую-не сильно накладно
Go to the top of the page
 
+Quote Post



Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 23rd July 2025 - 21:03
Рейтинг@Mail.ru


Страница сгенерированна за 0.01371 секунд с 7
ELECTRONIX ©2004-2016