Запись в RAM-память Stratix II (да и вообще в целом), Стробирование и тактирование Опции

[Ethereal]

Добрый день. Возник такой вопрос.
Необходимо записать в двухпортовую память Stratix II данные. Данные защелкиваются в сдвиговый регистр и выдаются на выход модуля через такт.
Как корректнее описать запись этих данных в память - стробом WriteEnable или отдельным клоком WriteClk?

[Shtirlits]

Необходимо записать в двухпортовую память Stratix II данные.

Клоки чтения и записи разные?
Если разные, то искать в том месте, где обеспечивается исключение одновременного чтения и записи по одному адресу с нарушением временных требований памяти.
Лучше всего применить dual clock fifo сгенеренное quartus-ом. Либо через него передавать информацию о том, что и куда сейчас пишется, либо данные прямо через это fifo и передавать.
А еще при разных клоках нужно аккуратно реализовать переходы между доменами клоков.
Ну и не надо исключать любые логические ошибки.