Работа с Double Data Rate Опции

[DuHast]

Привет всем!!!
На Cyclon подаются данные по десятиразрядной шине и тактовый сигнал. Данные изменяют своё значение по каждому фронту тактового сигнала (как положительному, так и отрицательному). Я умножаю тактовый сигнал во встроеном PLL на два, и использую его для защёлкивания данных во входных регистрах и их дальнейшей обработки.
Вопросы:
1. корректна ли такая схема?
2 можно ли обработать эти данные без использования PLL?

Почти уверен, что ответы 1-Да, 2-Нет, но хочется подстраховаться.

[Methane]

Привет всем!!!
На Cyclon подаются данные по десятиразрядной шине и тактовый сигнал. Данные изменяют своё значение по каждому фронту тактового сигнала (как положительному, так и отрицательному). Я умножаю тактовый сигнал во встроеном PLL на два, и использую его для защёлкивания данных во входных регистрах и их дальнейшей обработки.
Вопросы:
1. корректна ли такая схема?
2 можно ли обработать эти данные без использования PLL?

Почти уверен, что ответы 1-Да, 2-Нет, но хочется подстраховаться.

1. Мне почему-то кажется что нет. Нужно документацию на PLL смотреть. Я ее не помню.
2. Посмотреть документацию, как DDR делать.

[DuHast]

2. Посмотреть документацию, как DDR делать.

Может подскажите где?

[sazh]

Может подскажите где?

У Альтеры есть открытый проект link port
http://www.altera.com/support/refdesigns/s...amp;WT.oss=link
Но принцип обратный - на понижение частоты и соответственно расширение разрядности принимаемых данных

[DuHast]

принцип обратный - на понижение частоты и соответственно расширение разрядности принимаемых данных

При реализации этого подхода не полечится защёлкнуть входные данные в FastInputReg, а это чревато нехорошими последствиями.

[sazh]

При реализации этого подхода не полечится защёлкнуть входные данные в FastInputReg, а это чревато нехорошими последствиями.

Вы не озвучили частоты, с которыми работаете. Но если умножаете на pll, значит невысокие.
А здесь все наоборот. Процессорный link port. Причем все просто и прозрачно. И клок не нужен непрерывный. Правда разрядность поменьше. А базируется именно на том, что клок сопровождения - локальный.
И все это добро потом легко ложится на пониженную системную. практически любую. одноклоковая синхронизация.
Все пляшет и поет. Конечно есть констрейны.
Проект рабочий.

[DuHast]

Вы не озвучили частоты.

62,5Мгц *2 = 125 Мгц.

И клок не нужен непрерывный.

Это конечно здорово. Боюсь что в схеме с PLL будут проблемы из-за нестабильности клока.

.. Правда разрядность поменьше.
.. клок сопровождения - локальный.
.. Конечно есть констрейны.

Всё это компенсирует отсутствие FastInputReg?

[Methane]

62,5Мгц *2 = 125 Мгц.

А чего не в лоб?

Код

reg[4:0] clkreg;
always @(posedge clk200MHz)
begin
  clkreg[4:0] <= {clkreg[3:0],clkDataIn};
  if(clkreg[4:0] == 4'b1100) fifo_out <= data_in_neg_edge;
  if(clkreg[4:0] == 4'b0011) fifo_out <= data_in_pos_edge;
end

PS: ногами не бить, писал на верилоге давно.

[DuHast]

А чего не в лоб?
...

И что мы получим на выходе? fifo_out - данные и clk200MHz- синхронный им клок? А где тогда EnableFifo_out ? Или я Вас не так понял?