spartan3 констрейны Опции

[axalay]

Мож поделится кто доками?
И еще достал этот компилятор игнорировать мои указания на неиспользование глобальных линий теми или иными сигналами. Сапр 10.1 со всеми паками

[axalay]

Ну почитал выше, а вы не думаете что есть несколько высокоскоростных асинхронных интерфейсов (в данном случае 4), еще лвдс в оба направления, еще QRD SRAM. А буфмуксов всего 8... А хотелось бы хоть 12

А для лвдс и срам надо бы еще и сдвинутые по фазе клоки-вот и посчитайте сколька надо. Тут синтезатор уже ниче не сделает. Нужна инфа чтоб констрейнить клоки, которые не на глобальных линиях и сигналы. Клоки доходят до 125 - 250 МГц и при том по обеим фронтам

И еще у интерфейсов клоки на прием и передачу с физуровня, то есть входные и к тому же разные. Не я проектировал систему-я только программирую фпга

[Boris_TS]

Ну почитал выше, а вы не думаете что есть несколько высокоскоростных асинхронных интерфейсов (в данном случае 4), еще лвдс в оба направления, еще QRD SRAM. А буфмуксов всего 8... А хотелось бы хоть 12

К сожалению, мои телепатические способности зимой находяться в глубокой спячке, а т.к. автор этой темы не соизволил подробно изложить свою проблему, то я проигнорировал подаваемые телепатическими способностями сигналы сквозь глубокую дрёму: "...наверное, у него много асинхронных интерфейсов... и на всё про всё чего-то не хватает..."

Не я проектировал систему - я только программирую фпга

Это очень губительная позиция для проекта, как Вы теперь убедились - у всех микросхем есть свои ограничения и они должны быть учтены при проектировании системы. В ПЛИС эти ограничения менее очевидны, но часто весьма существенны.

А для лвдс и срам надо бы еще и сдвинутые по фазе клоки-вот и посчитайте сколька надо. Тут синтезатор уже ниче не сделает. Нужна инфа чтоб констрейнить клоки, которые не на глобальных линиях и сигналы. Клоки доходят до 125 - 250 МГц и при том по обеим фронтам

И еще у интерфейсов клоки на прием и передачу с физуровня, то есть входные и к тому же разные.

Собственно говоря, с этого и надо было начинать.

1. (и главное) - Вам понадобится выставить в ISE количество BUFG равное 0, и самому поставить эти BUFG именно туда, где они более всего нужны (Вы проектируете систему - не синтезатор, поэтому, именно Вам решать, где наиболее ответственное место, а где можно и пойти на сделку с совестью).
2. для разрешения подобных проблем имеются constraint'ы: TIMESPEC PERIOD, USELOWSEKWLINES (иногда приходиться назначать его не только CLK, но и для сигналов пересекающих с пол кристалла - так они быстрее доходят), MAXSKEW, MAXDELAY.
3. при PAR попробуйте использовать Reentrant route - может чуточку улучшить результаты.
4. если само будет отказываться ложиться, то прийдётся занять (полу)ручной раскладкой по кристаллу, constraint'ы: RLOC, AREAGRROUP, LOC.
5. есть еще небольшой мухлёж... если Вам известна температура (максимальная) при которой будет работать Ваше изделие, то можно посчитать значение температуры для constraint'а TEMPERATURE. Если оно меньше, чем предельное для кристалла, то задержки рассчитанные для Вашей температуры будут меньше обычных для предельного случая.

Ну вот, если по быстрому, токак-то так.