DCFIFO по какому фронту менять сигналы? Опции

[misyachniy]

Переделываю пример VGA контроллера с мастером и DCFIFO под свою задачу.
Исходный пример испытан в железе и работает.

Отработка сигналов rdempty и rdreq в DCFIFO идет по положительному фронту rdclk(vga_clk)

Код

always @(posedge vga_clk or negedge reset_n)

В инструкции пользователя от Альтеры Figure 8. http://www.altera.com/literature/ug/ug_fifo.pdf
видно что сигнал rdreq выставляется по спаду(точнее я должен описать поведение схемы)
а сигнал rdempty мегафункция выставляет по переднему фронту.

На сколько корректно менять сигнал(rdreq) по подъему тактирования?

[murmel1]

видно что сигнал rdreq выставляется по спаду

Вы черезчур вглубь полезли. Так всегда рисуют в даташитах - что сигнал выставляется не одновременно с возврастающим фронтом, а несколько позже. На самом деле почти всегда все взаимодействующие сигналы меняются одним фронтом. Так что выставляйте сигналы по положительному фронту и не парьтесь, пока timing analizer не будет ругаться на clock setup