Схема тактирования нескольких SDRAM, применять ли clock disrtibutors и если да, то какие Опции

[Гяук]

В разарботке планируется применить MT48LC32M8A2- обычный SDRAM от Micron. Планирутся организация двух каналов памяти, по три микросхемы в каждом, для расширения шины данных до 24 бит. Память будет подключена к ПЛИС. Возник вопрос: что делать с сигналом CLK? У меня на данный момент есть два варианта:

1. По-простецки, сигнал CLK развести от одной ноги ПЛИС на все 6 микросхем "звездой", поставив для порядка на каждую линию по резистору 30 Ом.

2. Взять "клокоразветвитель" и раздавать CLK на SDRAM через него.

Второй вариант не дает мне покоя, но... Среди огромного разнообразия clock disrtibution микросхем что-то никак не удается выбрать такой, от которой не захотелось бы поморщиться - то propagation delay такой, что боюсь мне потом по этому клоку данные не собрать, то output skew превышает нормы, рекомендуемые micron'ом...

Короче говоря, прошу совета у более опытных товарищей - как вы поступали в такой ситуации? Если пользовали clock disrtibution, то какие и с какой памятью.

Заранее спасибо!

[Гяук]

Methane, Iouri, SFx: Спасибо.

Methane, насчет применения DPCLK не уверен, что получится, а насчет банка - это само собой.

Iouri, насчет "просимулруйте" я уже давно сомневаюсь в результатах подобных "симуляций"  

SFx, кстати о планках памяти. Разглядывал материнку одну... Так и не понял, там какие-никакие клокоразветвители ставят? Ибо на планке не разглядел, а планки бывают и по 12 микросхем на планке, а четверки таких планок, воткнутые в мать вполне работоспособны...

[SFx]

SFx, кстати о планках памяти. Разглядывал материнку одну... Так и не понял, там какие-никакие клокоразветвители ставят? Ибо на планке не разглядел, а планки бывают и по 12 микросхем на планке, а четверки таких планок, воткнутые в мать вполне работоспособны...

на нормальных материнках должен стоять стять. болеее того есть Regestred DIMM - так на них тоже свой клокоразветвитель стоит.
в принципе, если у Вас два канала, можно одни клок на три чипа, и сделать еще один вывод - на другие три чипа, ограничившись резюком только.

нафига?

чтобы не парится о задержках распространения. тем более все руководства по дизайну планок памяти делят путь от пина до чипа на несколько сегментов каждый из которых должен иметь одинаковую длинну проводника. это сразу избавит от многих проблем при дизайне контроллера памяти.