Help, please! Насчет ПЛИС..., Непонятки с задержками Опции

[okela]

Проектирую в Квартусе кусочек схемы и непойму что происходит.
Подаю на два входа XOR тактовый сигнал и его задержанную копию (через инвертор или LCELL) , но на выходе получаю стабильный лог. уровень.
В Квартусе отключены игнорирование LCELL и пр. (установки по умолчанию).
Подключаю SignalTap и вижу, что LCELL или инвертор не вносят никакой задержки... Что надо подкрутить в Квартусе, чтобы нормально отрабатывалась ситуация ?
Что интересно , эта же схема в MAX+ прекрасно моделится.

[Builder]

Удвоение частоты лучше далать так, как по ссылке написано.

http://www.xilinx.com/xlnx/xweb/xil_tx_dis..._ID=pa_six_easy

[Stewart Little]

Удвоение частоты лучше далать так, как по ссылке написано.

http://www.xilinx.com/xlnx/xweb/xil_tx_dis..._ID=pa_six_easy

Или вот еще пример, как делать не надо

**************************
subdesign clkx2
(
clk_in :input;
clk2x_out :output;
)

variable
one :dff;
two :dff;
reset :dff;
begin

one.clk = clk_in;
two.clk = !clk_in;

one.d = vcc;
two.d = vcc;

clk2x_out = one # two;

one.clrn = !reset;
two.clrn = !reset;

reset.d = vcc;
reset.clk = clk2x_out;
reset.clrn = !reset;

end;
**************************

Только что проверил - в квартусе моделиуется.
Но в этом примере есть ограничение - входная частота не должна быть выше определенного значения, которое определяется архитектурой и быстродействием ПЛИС (попробуйте промоделировать сами).

К примеру, по результатам моделирования, в EPM240T100C5 при входной частоте выше 16,66 МГц (период 60 ns) этот проект уже не фурычит.

Сообщение отредактировал Stewart Little - Oct 14 2005, 13:22