проконсультируйте по Wishbone (или же Avalon, если я не путаю) : как реализуется конвеер?, интересно сравнение с AXI (соединение DATA FLOW) Опции

[yes]

когда-то des00 написал,

http://electronix.ru/forum/index.php?showt...st&p=432497

что я понял так: в wishbone есть возможность реализовать что-то подобное AXI прямому и возвратному пути

но почитав описание wishbone я понял, что транзакция всегда должна быть закончена (возможно RETRY-ем или SPLIT-ом), но пока транзакция активна канал (шина) между этими мастером и слейвом занята никакие другие транзакцие по ней не проодят

то есть при конфигурации DATA FLOW (pipeline) для шины wisbone несколько "открытых" транзакций возможны только между разными парами мастер-слейв

и если какие-то мастер-слейв в середине цепочки держат транзакцию, то обменятся данными (в том же направлении) между узлами расположенными с разных сторон от этой пары нет возможности

так ли это?

или все-таки я чего-то недопонял и такая конфигурация wishbone позволяет испускать мастеру кучу транзакций (не дожидаясь завершения предыдущих), а затем получать ответы слэйвов в out-of-order последовательности (как сделано в AXI)

[yes]

спасибо за разъяснения, но все-таки уточню вопрос

эти Block Write/Read подразумевают, что операции проводятся между одними и теми же мастером и слейвом?
если мастер хочет сменить слейва или вообще произошел реарбитраж и шиной должен овладеть другой мастер - то обязательно должен быть вставлен цикл с CYC_O==0?

например, пусть есть два блока блочной памяти (разные wishbone слейвы), тактируемой инверсным клоком и формирующим ack_o в том же такте, что и cyc_i/stb_i
может ли мастер, читающий попеременно -1-2-1-2-1- из этих блоков, иметь 100% утилизацию или только 50%?

[des00]

эти Block Write/Read подразумевают, что операции проводятся между одними и теми же мастером и слейвом?
если мастер хочет сменить слейва или вообще произошел реарбитраж и шиной должен овладеть другой мастер - то обязательно должен быть вставлен цикл с CYC_O==0?

цикл шины заканчивается в момент posedge clk & cyc_i & stb_i & (ack_o | err_o | rty_o), следующий цикл шины может начаться сразу в последующем такте, вставлять паузы не нужно. никаких ограничений на выбираемый слейв нет.

например, пусть есть два блока блочной памяти (разные wishbone слейвы), тактируемой инверсным клоком и формирующим ack_o в том же такте, что и cyc_i/stb_i
может ли мастер, читающий попеременно -1-2-1-2-1- из этих блоков, иметь 100% утилизацию или только 50%?

может иметь 100% утилизацию, но если мне память не изменяет wishbone шина синхронная и все устройства должны работать по одному фронту клока.