Вопрос начинающего по PLL, Детали программирования AT91SAM7S32 Опции

[Genadi Zawidowsk...]

Начал я использовать AT91SAM7S32 - получил, при исполнении программы "ножкодрыгательства" из SRAM при тактовой частоте 48 МГц минимальное время между переключениями состояния вывода около 53 наносекунд.

Нормально ли это?

дело в том, что не смотря на упоминание в даташите того факта, что умножитель PLL записанный в соответствующий регистор используется увеличенный на единицу, 90% всех увиденных мною примеров в Интернете игнорируют это. Соответственно, у меня вопрос - кто-нибудь проверял, как оно на самом деле?

Проект (использовал yagarto, слегка доработал crt.s и скрипты линкера для поддержки ramfunc и инициализированных переменных) в аттачменте.

[aaarrr]

Начал я использовать AT91SAM7S32 - получил, при исполнении программы "ножкодрыгательства" из SRAM при тактовой частоте 48 МГц минимальное время между переключениями состояния вывода около 53 наносекунд.

Нормально ли это?

Это слишком быстро. Минимальное время переключения - 3 такта MCLK, или 62.5нс. Для проверки правильности установки PLL лучше использовать программируемый выход.

дело в том, что не смотря на упоминание в даташите того факта, что умножитель PLL записанный в соответствующий регистор используется увеличенный на единицу, 90% всех увиденных мною примеров в Интернете игнорируют это. Соответственно, у меня вопрос - кто-нибудь проверял, как оно на самом деле?

В действительности все соответствует даташиту. Примеры лучше брать у Атмела (тоже дрянь, но хотя бы без диких ляпов).

[Genadi Zawidowsk...]

Это слишком быстро. Минимальное время переключения - 3 такта MCLK, или 62.5нс. Для проверки правильности установки PLL лучше использовать программируемый выход.


В действительности все соответствует даташиту. Примеры лучше брать у Атмела (тоже дрянь, но хотя бы без диких ляпов).

Про три такта - это где написано? Из чего это время складывается? Не, про такты и время на инструкции я понимаю. Может, работа через set/reset на середине такта на выводы попадает?

Я, в общем-то, тоже ожидал увидеть что-то, кратное тактовой частоте с периодом примерно 21 наносекунда. А у меня получилось 2.5 такта...

Я делал так:

Код

// пример функции, для скорости помещаемой в SRAM
void RAMFUNC_NONILINE fast_clock_test(void)
{
    for (;;)
    {
        AT91C_BASE_PIOA->PIO_CODR = mask;
        AT91C_BASE_PIOA->PIO_SODR = mask;
    }
}

Вот в "короткой" части этого цикла (между сбросом и установкой бита) осцилограф TDS-1012 показывает около 52 наносекунд.

Сообщение отредактировал Genadi Zawidowski - Mar 25 2009, 22:00

[aaarrr]

Про три такта - это где написано? Из чего это время складывается? Не, про такты и время на инструкции я понимаю. Может, работа через set/reset на середине такта на выводы попадает?

Прямым текстом нигде не написано. Команда STR занимает 2 такта + дополнительный такт при доступе через APB.
Но я измерял скорость выполнения кода, а не времена между переключениями пина. Попробуйте в одном цикле последовательно
выполнить несколько операций set/reset, посмотрите скважность.