Правильно описать правила Specctra, Разные участки одной цепи Опции

[Loud Whisper]

Привет всем.
Ситуация такая, есть PCB такого расклада, описаны общие шины
1. CPU(data[31..0],addr[24..0])
2. FPGA(data[15..0], addr[24..0])
3. SDRAM1(data[15..0], addr[15..0])
4. SDRAM2(data[31..16], addr[15..0])
5. FLASH (data[15..0], addr[24..1])

Нужно описать rules для Specctra чтобы скажем один участок цепей
например data[15..0] from CPU to SDRAM1,FLASH был по одним правилам, скажем daisy chain
с определенным выравниваем длины, а другой участок data[15..0] from data[15..0] from CPU to FPGA с другим выравниванием.
2. Что в этом случае делать, т.к. data[31..16] содержит только 2 компонента, а data[15..0] все пять,
и не будет ли проблем, и нужно ли 31..16 выравнивать до той же длины как 15..0, ведь на шине данных любой компонент может являться источноком сигнала... оправданно ли использование chain подключений ?

[Yra]

Ситуация такая, есть PCB такого расклада, описаны общие шины
1. CPU(data[31..0],addr[24..0])
2. FPGA(data[15..0], addr[24..0])
3. SDRAM1(data[15..0], addr[15..0])
4. SDRAM2(data[31..16], addr[15..0])
5. FLASH (data[15..0], addr[24..1])

Возможные варианты передачи данных на шине:
CPU <-> SDRAM - 100 МГц
CPU <-> FPGA - =< 30 МГц
CPU <-> FLASH - =< 30 МГц

Если взять топологию последовательного обхода и высокоскоростную часть шины отделить последовательными резисторами (~ 50 Ом стоят между SDRAM и FPGA с FLASH)???