Непонятная проблема с LVDS, V4 Опции

[rv3dll(lex)]

кратко.

есть плис 4 виртекс есть ацп
всё это дело соединено между собой.

битовая частота 300 мгц кадровая 50
изначально соединение произведено не правильно - сигналы заведены на центральную колонну плис, поэтому не получается штатно использовать деление с помощью BUFR, а топологию корректировать пока не возможно.

поэтому

входные буфера сделаны правильно с помощью iserdes и BITSLIP
а вот клок 300 подан на DCM - которым поделён им до 50 мегагерц и использован для десериализации сигналов.

генератор 50 мгц стоит на ацп. ацп формирует 300 и кадровую 50 и 50 однопроводную на тактирование остальной плисины.

решение кривое, но логически рабочее.

так вот есть некоторая непонятная проблема, появившаяся после некоторого заполнения плис.

иногда данные не корректные, вернее они с импульсными помехами - однопериодными врезками, причём явно видно, что модули bitslip правильно сдвинули поток

переконфигурация bitslip не помогает, всевозможные сдвиги сигналов друг относительно друга не помогают

помогает только пересброс ресетом DCM модуля. и если всё включится правильно , то потом работае нормально сколь угодно долго. соответственно если не правильно сколь угодно долго работает не правильно.

что это может быть???

[rv3dll(lex)]

The classic ADC interface version of the one-wire reference design can support any number of
resolution bits up to 80 MSPS because the serializer is constructed inside the FPGA logic
(slices and flip-flops) and uses a digital clock manager (DCM) as the internal clock source.
However, the featured ADC interface is limited to 12-bit resolution and approximately
120 MSPS because it is bonded to the ISERDES components.


это из того документа
на сколько я понимаю, Вы считаете что 866 документ от ксайлинкс и зип файл с примерами вещь абсолютно не рабочая, не правильная и не может быть использована???

я знаю что не полностью повторил интерфейс, заменив делитель на слок менеджер. И ещё я знаю что есть проект в котором сделано всё и работает и знаю что стереть из своего, чтобы тоже заработало.

повторюсь проблема появилась после заполнения плисины

Так делать переход неверно, ибо если фазы частот бегут друг к другу - вы получите ошибку хоть к какому фронту привяжитесь. Но это так, к слову, тут похоже не та проблема.

всё тактируется от одного резонатора.

и эти 2 частоты это 50 мегагерц с резонатора напрямую и 50 мегагерц которые клок менеджер сделал из 300 - как же должно всё колбасить чтоб они побежали на половину периода.

[DmitryR]

повторюсь проблема появилась после заполнения плисины

Повторюсь, rloc вам сказал, с чем это может быть связано. Вы же уперлись, вот вам надо с DCM и все, Xilinx посоветовал - теперь надо убиться, но выполнить. Вы все их советы так выполняете? По емкостной развязке например, все-все дословно? Кажется, топик вообще начался с того, что вы разводку сделали в корне неверно. Так что теперь пытаться тыкать людям, которые пытаются несмотря на вашу грубость вам помочь xapp и говорить, что они балбесы несмыслящие - вроде как-то некрасиво, не находите?

и эти 2 частоты это 50 мегагерц с резонатора напрямую и 50 мегагерц которые клок менеджер сделал из 300 - как же должно всё колбасить чтоб они побежали на половину периода.

Я вобщем-то отметил, что не думаю, что проблема тут. Однако, если у вас есть в FPGA 50 напрямик от резонатора (странная идея питать такие высокочастотные АЦП от резонатора, ну да ладно) самое время попробовать использовать ее вместо деленной от 300.

[rv3dll(lex)]

Повторюсь, rloc вам сказал, с чем это может быть связано. Вы же уперлись, вот вам надо с DCM и все, Xilinx посоветовал - теперь надо убиться, но выполнить. Вы все их советы так выполняете? По емкостной развязке например, все-все дословно? Кажется, топик вообще начался с того, что вы разводку сделали в корне неверно. Так что теперь пытаться тыкать людям, которые пытаются несмотря на вашу грубость вам помочь xapp и говорить, что они балбесы несмыслящие - вроде как-то некрасиво, не находите?


Я вобщем-то отметил, что не думаю, что проблема тут. Однако, если у вас есть в FPGA 50 напрямик от резонатора (странная идея питать такие высокочастотные АЦП от резонатора, ну да ладно) самое время попробовать использовать ее вместо деленной от 300.

чтобы вопросов не возникало - генератор фирмы эпсон стоит на удалённой плате с ацп
с ацп идёт 50 мегагерц на плис и приходит на вход клок менеджера, с которого идут 50 300 100 для шин процессоров и прочего.

параллельно приходит битовый и кадровый клок. битовый клок идёт на другой менеджер который получает 50 и 300

[DmitryR]

чтобы вопросов не возникало - генератор фирмы эпсон стоит на удалённой плате с ацп
с ацп идёт 50 мегагерц на плис и приходит на вход клок менеджера, с которого идут 50 300 100 для шин процессоров и прочего.

Вопросов не возникает, возникают дополнительные предостережения: умножая 50 на шесть, чтобы получить 300, DCM находится в HF mode, а для этого режима 50 на входе - минимально допустимая, что на мой взгляд многократно увеличивает риски, которые описал rloc.

Да и вообще, вторая DCM тут точно лишняя: можно из LCLK получить 300 и 100, а 50 получить потом из 100 на PMCD или вообще на триггере.