Cоединить выход одного PLL с входом другого PLL? Опции

[Yoo]

Не получатется соединить два PLL напрямую (Altera, Cyclone II), пишет ошибку фиттера:
Error: Can't fit fan-out of node altpllpll_1:PLL4|altpll:altpll_component|_clk0 into a single clock region

Я так понимаю это означает, что выход PLL должен соединиться с входом в его clock region, а у другого PLL clock region другой. Непонятно, ведь он должен уйти на GCLK, который доступен по всему кристаллу?

Кто нить понимает в чем проблема?

[des00]

Не получатется соединить два PLL напрямую (Altera, Cyclone II), пишет ошибку фиттера:
Error: Can't fit fan-out of node altpllpll_1:PLL4|altpll:altpll_component|_clk0 into a single clock region

Я так понимаю это означает, что выход PLL должен соединиться с входом в его clock region, а у другого PLL clock region другой. Непонятно, ведь он должен уйти на GCLK, который доступен по всему кристаллу?

Кто нить понимает в чем проблема?

RTFM!!!!

там написано что каскадировать PLL в этом семействе нельзя.

[Yoo]

RTFM, это что? В Cyclone II datasheet про каскадирование вроде как ничего нет.

[des00]

RTFM, это что?

Read The Fucking Manual

В Cyclone II datasheet про каскадирование вроде как ничего нет.

тем более если про каскадирование ни слова, то это уже намек что его делать нельзя

а вот тут указано точно, что можно подать на вход плл сыклона 2

Cyclone II Device Handbook, Volume 1 -> Chapter 7. PLLs in Cyclone II Devices -> Cyclone II PLL Hardware Overview -> Figure 7–2. Cyclone II PLL Block Diagram

This input can be single-ended or differential. If you are using a differential I/O standard, then the design uses two
clock pins. LVDS input is supported via the secondary function of the dedicated clock pins. For example, the CLK0
pin’s secondary function is LVDSCLK1p and the CLK1 pin’s secondary function is LVDSCLK1n. Figure 7–2 shows
the possible clock input connections to PLL 1