делитель дискретных сигналов на 2, схемотехника на отчетственно логике Опции

[another_one]

нужен Ваш пример или литература по этому поводу.


Заранее благодарен

[Designer56]

Вообще, чтобы избавиться от подобных неприятностей, схему делают 2-х ступенчатой: к выходу первого D- триггера подключают вход второго, тактируя его инверсным вх. сигналом, а если точнее- то тактовый вход первого подключают не прямо к входному сигналу, а к вх. сигналу, пропущеному через инвертор. А вход второго- тактируют собственно входным.

[Herz]

Вообще, чтобы избавиться от подобных неприятностей, схему делают 2-х ступенчатой: к выходу первого D- триггера подключают вход второго, тактируя его инверсным вх. сигналом, а если точнее- то тактовый вход первого подключают не прямо к входному сигналу, а к вх. сигналу, пропущеному через инвертор. А вход второго- тактируют собственно входным.

Это называется: задержка на один логический элемент. Не обязательно инвертор.

[Designer56]

Это называется: задержка на один логический элемент. Не обязательно инвертор.

Это да...но эффект будет зависеть от задержки этого инвертора, вернее, от соотношения этой задержки и задержки срабатывания триггерра и задержки элемента "И"

[Herz]

Это да...но эффект будет зависеть от задержки этого инвертора, вернее, от соотношения этой задержки и задержки срабатывания триггерра и задержки элемента "И"

Конечно, чтобы решать проблему "гонки сигналов" нужно немножко понимать в работе микросхем. А триггеры уже внутри бывают двухступенчатыми.