Проконсультируйте насчет реализуемости системы, Cyclone III +4х10-bit 100Msps ADC +18-Mbit SSRAM Опции

[elektronshik]

Приветствую Всех!
Вот возникла задача собрать аппарат, включающий в себя неслабый осциллограф.
В общем предполагаемую систему привожу на картинке:

Сигналы тактирования АЦП должны получиться, как изображено здесь:

Каналы будут коммутироваться как 1х400Msps, 2x200Msps, 4x100Msps. В будущем, возможно, удвоится либо колличество каналов, либо частота тактирования. Младший разряд АЦП не будет соединен.
Необходимо так же сделать внутри ПЛИС управляемые цифровые компараторы на входах данных АЦП. Контроллер ARM9 должен иметь возможность считать данные из SSRAM, подключенной к ПЛИС и задавать пороги компараторов по своему протоколу.
Основной режим работы ПЛИС - это циклическая запись в SSRAM данных АЦП, а при срабатывании компаратора - дозапись большей части емкости памяти, затем передача данных микроконтроллеру.
Потянет ли все это дело EP3C16 в плане быстродействия, а так же с учетом особенностей встроенного в неё PLL (ведь нужно получить 4 фазы 100МГц)? Вообще я долго выбирал между XILINX и ALTERA и решающим фактором стал именно встроенный PLL.

P.S. ПЛИС начал недавно изучать, до этого работал только с АРМ контроллерами.

[AndriAno]

А не подскажете назначение данного монстра???
требования по SNR, SFDR.
Тут возникают проблемы системного характера. В случае рассинхронизации тактовых (например изменение длины дорожки в температуре) очень резко упадет SFDR, со всеми вытекающими искажениями сигнала(особенно важно при при выполнении дальнейшей фильтрации).
Основные производители АЦП в своих высокоскоростных решениях поступают по тойже методике что и предлагаете вы, но они располагают все блоки АЦП на одном кристалле с весьма навороченной системой синхронизации. зачастую подается высокая тактовая в вашем случае 4*Fsampl и из неё для каждой ацп вырезается свой фронт.

Теперь насчет плис.
В принципе никакой сложной потоковой обработки я в вашем проекте не вижу, должно хватить ячеек, скорее надо посмотреть на наличие достаточного количества выводов(они могут неожиданно закончиться).
Насчет PLL, встроенный в EP1C16 PLL имеет полосу обратной связи порядка 1 МГц(если память не изменяет), с весьма высоким уровнем фазовых шумов, который вам вылезет в оцифрованном сигнале.
Если вы всетаки решите продолжить этот проект я бы порекомендовал на таких скоростях использовать АЦП с LVDS выходами, из-за более низкого уровня широкополосных излучений.

PS.
По опыту могу сказать что даже разработка платы имеющей на борту 2 АЦП работающих от одной тактовой, и дальнейшем сливанием всего на плис, могу сказать что для получения SFDR более 100-110 дБ, приходится весьма порядочно мозги поломать.