Проконсультируйте насчет реализуемости системы, Cyclone III +4х10-bit 100Msps ADC +18-Mbit SSRAM Опции

[elektronshik]

Приветствую Всех!
Вот возникла задача собрать аппарат, включающий в себя неслабый осциллограф.
В общем предполагаемую систему привожу на картинке:

Сигналы тактирования АЦП должны получиться, как изображено здесь:

Каналы будут коммутироваться как 1х400Msps, 2x200Msps, 4x100Msps. В будущем, возможно, удвоится либо колличество каналов, либо частота тактирования. Младший разряд АЦП не будет соединен.
Необходимо так же сделать внутри ПЛИС управляемые цифровые компараторы на входах данных АЦП. Контроллер ARM9 должен иметь возможность считать данные из SSRAM, подключенной к ПЛИС и задавать пороги компараторов по своему протоколу.
Основной режим работы ПЛИС - это циклическая запись в SSRAM данных АЦП, а при срабатывании компаратора - дозапись большей части емкости памяти, затем передача данных микроконтроллеру.
Потянет ли все это дело EP3C16 в плане быстродействия, а так же с учетом особенностей встроенного в неё PLL (ведь нужно получить 4 фазы 100МГц)? Вообще я долго выбирал между XILINX и ALTERA и решающим фактором стал именно встроенный PLL.

P.S. ПЛИС начал недавно изучать, до этого работал только с АРМ контроллерами.

[elektronshik]

В общем особых требований по SNR, SFDR нет. С АЦП вот определился, будет стоять AD9216-105, у него SNR = 57.6 dBc, SFDR = 74 dBc.
Он как раз сдвоенный и может работать в DDR режиме (то есть по фронту выводится один канал, по срезу второй), так что схема тактирования будет по-проще (нужно 2 фазы 100МГц) и шина данных уменьшается вдвое.
Больше все-таки беспокоят возможности ПЛИС:
В доке cyc3_ciii51009.pdf (External Memory Interfaces in Cyclone III Devices) на странице 9-7 есть таблица, судя по которой у меня возникло подозрение, что не получится к 240-выводному корпусу подключить 36-битную память. Надеюсь это не так?

Кстати в этом же доке на странице 9-17 говорится о поддержке DDR2 SDRAM на скорости 200 MHz/400 Mbps, хотя на 200МГц DDR2 выдаёт 800Mbps. DDR SDRAM поддерживается почему-то только до 167 MHz. Про SSRAM вообще ничего не говорится... будет ли она работать на 200МГц?
И вот еще возник вопрос насчет цифрового компаратора: реально ли вообще такой компаратор построить внутри ПЛИС если данные на него с АЦП будут приходить и по фронту и по срезу с одного порта?

Насчет PLL, может если сделать частоту побольше, а потом внутренними триггерами разделить, будет как-то получше с шумами?

Сообщение отредактировал elektronshik - Apr 29 2009, 12:14

[vadimuzzz]

Больше все-таки беспокоят возможности ПЛИС:
В доке cyc3_ciii51009.pdf (External Memory Interfaces in Cyclone III Devices) на странице 9-7 есть таблица, судя по которой у меня возникло подозрение, что не получится к 240-выводному корпусу подключить 36-битную память. Надеюсь это не так?

имеется в виду DDR. можно поставить обычный SDRAM.

Кстати в этом же доке на странице 9-17 говорится о поддержке DDR2 SDRAM на скорости 200 MHz/400 Mbps, хотя на 200МГц DDR2 выдаёт 800Mbps. DDR SDRAM поддерживается почему-то только до 167 MHz. Про SSRAM вообще ничего не говорится... будет ли она работать на 200МГц?

вы спутали DDR и QDR. ставьте обычный SDRAM на 100 или 133 МГц(на 200 не будет) и не парьтесь. можно 2 банки поставить.

И вот еще возник вопрос насчет цифрового компаратора: реально ли вообще такой компаратор построить внутри ПЛИС если данные на него с АЦП будут приходить и по фронту и по срезу с одного порта?

сомнительно. скорее видится 4 внешних клока (или 2 + демультиплексор), запись в 4 FIFO по этим клокам, а чтение из них выполняет контроллер SDRAM.

Насчет PLL, может если сделать частоту побольше, а потом внутренними триггерами разделить, будет как-то получше с шумами?

будет хуже, делайте внешний PLL и фазировку клоков. что-нибудь типа AD9516.