тип входа: когда триггер Шмитта, когда TTL? Опции

[vat]

Много лет встречаю в микрочиповских даташитах и никак не могу понять: какой тип входа реально реализован в разных случаях?
Возьмем к примеру PORTB в 18 серии. Пин RB0 заведует кучей функций, но для режима Digital I/O указан тип входа TTL, а для режима INT0 (да и всех других цифровых режимов) тип входа Schmitt Trigger. Как это может быть? Там что 2а-входных элемента реализовано? И при разных настройках используются разные элементы? Но все равно кое-что не стыкуется...
При питании от 5В, у TTL-входа уровень лог.1 должен быть в диапазоне 2В-5В. А в случае Schmitt Trigger 0.8-1.0 Vdd, т.е. 4-5В. Теперь представим что на эту ногу подается сигнал с выхода стандартного TTL чипа, т.е. с лог.1 в 2.4В. Запрограммируем RB0 как Digital I/O и разрешим прерывание. пусть сигнал в этой линии переключился с лог.0 на 1, т.е. с 0В на 2.4В. Получается прерывание этот переход не вызовет (не достигнуто 4В), но если просто сосчитать данные с этого порта, то видна будет лог.1, так как 2.4В>2В.
Может кто разъяснить данную коллизию? Я знаю что на практике TTL выход обычно чуть больше (порядка 2.8-3.3В) и интерапт тоже сработает, но мне нужно знать гарантируется ли прерывание спеками. До и в случае если этот порт работает как SDI -вход будет ли он _гарантированно_ работать с TTL-выхода?

[vat]

А почему нет? Вы, видимо, много лет невнимательно в микрочиповских даташитах....

Ваша ирония понятна... То что на многих портах присутствуют одновременно TTL и ST буферы я допускал (это видно из моего поста), хотя такие схемки портов попадались главным образом в старых даташитах. Теперь для 18 серии приводится обычно типовой порт без детализации типа буфера. Но меня главным образом интересовал вопрос зачем интерапт срабатывает от шмитта, а чтение порта осуществляется через TTL-буфер. Это же вызывает коллизию, которую я уже упомянул: изменение уровня на входе с 0 до 2.5В не (обязательно) вызывает прерывание - уровень гарантированного срабатывания тригера шмитта должен быть выше 4В (рассматриваем питание 5В). В то же время чтение порта гарантированно дает лог.1.

Откуда циферки?

из даташита

Эскизы прикрепленных изображений

 

[Herz]

Ваша ирония понятна...

Спасибо, что понимаете. А то некоторые почему-то оскорбляются...

То что на многих портах присутствуют одновременно TTL и ST буферы я допускал (это видно из моего поста), хотя такие схемки портов попадались главным образом в старых даташитах. Теперь для 18 серии приводится обычно типовой порт без детализации типа буфера.

Да, но не во всех. Я привёл картинку из даташита на PIC18F1220, наверное и в других встречается.

Но меня главным образом интересовал вопрос зачем интерапт срабатывает от шмитта, а чтение порта осуществляется через TTL-буфер. Это же вызывает коллизию, которую я уже упомянул: изменение уровня на входе с 0 до 2.5В не (обязательно) вызывает прерывание - уровень гарантированного срабатывания тригера шмитта должен быть выше 4В (рассматриваем питание 5В). В то же время чтение порта гарантированно дает лог.1.

Наверное, для того, чтобы защитить вход прерывания от помех: входным сигналом здесь часто (даже чаще всего) служит не цифровой, а аналоговый сигнал. Например, для защиты в источниках питания и драйверах моторов. Коллизии здесь не возникает, если Вы знаете, как настроен Ваш вход: Для цифрового сигнала с нормальными фронтами - разница не будет ощутима, а для аналогового - Вы же знаете пороги ТШ. Одновременное использование входа в обоих режимах мне как-то представить трудно...

[vat]

Для цифрового сигнала с нормальными фронтами - разница не будет ощутима

Беда как раз в том что сигнал самый что есть цифровой и фронты замечательные (выход FPGA), но он TTL. Хотел задействовать на его обработку прерывания, а оказывается нельзя. Придется заниматься полингом порта . Или "подтянуть" вверх резистором (на внешний буфер TTL-CMOS нет места уже).

[Herz]

Беда как раз в том что сигнал самый что есть цифровой и фронты замечательные (выход FPGA), но он TTL. Хотел задействовать на его обработку прерывания, а оказывается нельзя. Придется заниматься полингом порта . Или "подтянуть" вверх резистором (на внешний буфер TTL-CMOS нет места уже).

Почему нельзя? Питание FPGA не 5В? Если 5 и этот выход больше ничем не нагружен, то несмотря на то, что он TTL, уровень 1-цы меньше 4В не будет, разве что при каких-то совершенно диких условиях. Резистор не помешает, конечно, и этого должно вполне хватить.