Проконсультируйте насчет реализуемости системы, Cyclone III +4х10-bit 100Msps ADC +18-Mbit SSRAM Опции

[elektronshik]

Приветствую Всех!
Вот возникла задача собрать аппарат, включающий в себя неслабый осциллограф.
В общем предполагаемую систему привожу на картинке:

Сигналы тактирования АЦП должны получиться, как изображено здесь:

Каналы будут коммутироваться как 1х400Msps, 2x200Msps, 4x100Msps. В будущем, возможно, удвоится либо колличество каналов, либо частота тактирования. Младший разряд АЦП не будет соединен.
Необходимо так же сделать внутри ПЛИС управляемые цифровые компараторы на входах данных АЦП. Контроллер ARM9 должен иметь возможность считать данные из SSRAM, подключенной к ПЛИС и задавать пороги компараторов по своему протоколу.
Основной режим работы ПЛИС - это циклическая запись в SSRAM данных АЦП, а при срабатывании компаратора - дозапись большей части емкости памяти, затем передача данных микроконтроллеру.
Потянет ли все это дело EP3C16 в плане быстродействия, а так же с учетом особенностей встроенного в неё PLL (ведь нужно получить 4 фазы 100МГц)? Вообще я долго выбирал между XILINX и ALTERA и решающим фактором стал именно встроенный PLL.

P.S. ПЛИС начал недавно изучать, до этого работал только с АРМ контроллерами.

[elektronshik]

В общем особых требований по SNR, SFDR нет. С АЦП вот определился, будет стоять AD9216-105, у него SNR = 57.6 dBc, SFDR = 74 dBc.
Он как раз сдвоенный и может работать в DDR режиме (то есть по фронту выводится один канал, по срезу второй), так что схема тактирования будет по-проще (нужно 2 фазы 100МГц) и шина данных уменьшается вдвое.
Больше все-таки беспокоят возможности ПЛИС:
В доке cyc3_ciii51009.pdf (External Memory Interfaces in Cyclone III Devices) на странице 9-7 есть таблица, судя по которой у меня возникло подозрение, что не получится к 240-выводному корпусу подключить 36-битную память. Надеюсь это не так?

Кстати в этом же доке на странице 9-17 говорится о поддержке DDR2 SDRAM на скорости 200 MHz/400 Mbps, хотя на 200МГц DDR2 выдаёт 800Mbps. DDR SDRAM поддерживается почему-то только до 167 MHz. Про SSRAM вообще ничего не говорится... будет ли она работать на 200МГц?
И вот еще возник вопрос насчет цифрового компаратора: реально ли вообще такой компаратор построить внутри ПЛИС если данные на него с АЦП будут приходить и по фронту и по срезу с одного порта?

Насчет PLL, может если сделать частоту побольше, а потом внутренними триггерами разделить, будет как-то получше с шумами?

Сообщение отредактировал elektronshik - Apr 29 2009, 12:14

[vadimuzzz]

Больше все-таки беспокоят возможности ПЛИС:
В доке cyc3_ciii51009.pdf (External Memory Interfaces in Cyclone III Devices) на странице 9-7 есть таблица, судя по которой у меня возникло подозрение, что не получится к 240-выводному корпусу подключить 36-битную память. Надеюсь это не так?

имеется в виду DDR. можно поставить обычный SDRAM.

Кстати в этом же доке на странице 9-17 говорится о поддержке DDR2 SDRAM на скорости 200 MHz/400 Mbps, хотя на 200МГц DDR2 выдаёт 800Mbps. DDR SDRAM поддерживается почему-то только до 167 MHz. Про SSRAM вообще ничего не говорится... будет ли она работать на 200МГц?

вы спутали DDR и QDR. ставьте обычный SDRAM на 100 или 133 МГц(на 200 не будет) и не парьтесь. можно 2 банки поставить.

И вот еще возник вопрос насчет цифрового компаратора: реально ли вообще такой компаратор построить внутри ПЛИС если данные на него с АЦП будут приходить и по фронту и по срезу с одного порта?

сомнительно. скорее видится 4 внешних клока (или 2 + демультиплексор), запись в 4 FIFO по этим клокам, а чтение из них выполняет контроллер SDRAM.

Насчет PLL, может если сделать частоту побольше, а потом внутренними триггерами разделить, будет как-то получше с шумами?

будет хуже, делайте внешний PLL и фазировку клоков. что-нибудь типа AD9516.

[elektronshik]

вы спутали DDR и QDR. ставьте обычный SDRAM на 100 или 133 МГц(на 200 не будет) и не парьтесь. можно 2 банки поставить.

Не спутал, вот цитата из дока:
Cyclone III allows a transfer data rate between external memory interfaces of up to 200 MHz/400 Mbps for DDR2 SDRAM, 167 MHz/333 Mbps for DDR SDRAM, and 167 MHz/667 Mbps for QDRII SRAM devices.
Может имеется ввиду скорость именно интерфейса DDR2 200MHz, при этом сама DDR2 будет работать на 100MHz... тогда действительно скорость будет 400Mbps.
Меня вообще подключение любой SDRAM пока особо не интересует, просто заметил вроде не соответствие. К ПЛИС собираюсь подключить только синхронную статическую 36-битную ОЗУ (SSRAM) на 200MHz. Про такой тип памяти в доке ничего не говорится поэтому хотел уточнить.

сомнительно. скорее видится 4 внешних клока (или 2 + демультиплексор), запись в 4 FIFO по этим клокам, а чтение из них выполняет контроллер SDRAM.

Т.е. первоначальный вариант с 4-мя фазами на рисунке?

будет хуже, делайте внешний PLL и фазировку клоков. что-нибудь типа AD9516.

Недешевая микросхемка... и скорей АЦП придется под неё подбирать чем наоборот :-).

slog, Спасибо, особенно интересно что все-таки от ПЛИС можно тактирование сделать, тем более, я за гигавыборками не гонюсь.

Еще возник такой вопросик: можно ли на MAX II, к примеру, EPM570 сделать нечто подобное, но на 25-50 мегавыборок, 2 канала, циклический буфер на дешевых SRAM 32K x 8bit и цифровой компаратор тоже внутри CPLD?

Сообщение отредактировал elektronshik - Apr 30 2009, 05:44

[vadimuzzz]

Не спутал, вот цитата из дока:
Cyclone III allows a transfer data rate between external memory interfaces of up to 200 MHz/400 Mbps for DDR2 SDRAM, 167 MHz/333 Mbps for DDR SDRAM, and 167 MHz/667 Mbps for QDRII SRAM devices.
Может имеется ввиду скорость именно интерфейса DDR2 200MHz, при этом сама DDR2 будет работать на 100MHz... тогда действительно скорость будет 400Mbps.
Меня вообще подключение любой SDRAM пока особо не интересует, просто заметил вроде не соответствие. К ПЛИС собираюсь подключить только синхронную статическую 36-битную ОЗУ (SSRAM) на 200MHz. Про такой тип памяти в доке ничего не говорится поэтому хотел уточнить.
Т.е. первоначальный вариант с 4-мя фазами на рисунке?
Недешевая микросхемка... и скорей АЦП придется под неё подбирать чем наоборот :-)

slog, Спасибо, особенно интересно что все-таки от ПЛИС можно тактирование сделать, тем более, я за гигавыборками не гонюсь.

Еще возник такой вопросик: можно ли на MAX II, к примеру, EPM570 сделать нечто подобное, но на 25-50 мегавыборок, 2 канала, циклический буфер на дешевых SRAM 32K x 8bit и цифровой компаратор тоже внутри CPLD?

DDR2, как и DDR имеет удвоенную относительно тактовой частоты пропускную способность (QDR-учетверенную), но отличается более высокой тактовой частотой(т.е. DDR2 работает на 200МГц и имеет проп. способность 400Мбит/с). бОльшая тактовая частота у DDR2 достигается за счет большей латентности. для DDR 200МГц-это предел, а для DDR2-нижняя штатная частота.
насчет внешнего PLL - как минимум стоит предусмотреть возможность установки на плате, чтоб можно было и внутренний PLL опробовать и внешний. с внутренними PLL наверняка грохнется SNR на высоких частотах, да и помех циклон даст много. MAX, пожалуй закладывать не стоит(разве что в одноканальный вариант) - наверняка поребуются FIFO, внутреннее ОЗУ в циклоне как раз для этого. да и всякие DDR, LVDS пригодятся. можно еще вместо ARMа NIOS заюзать. кстати, АЦП будут подороже, чем AD9516(9514).

[elektronshik]

DDR2, как и DDR имеет удвоенную относительно тактовой частоты пропускную способность (QDR-учетверенную), но отличается более высокой тактовой частотой(т.е. DDR2 работает на 200МГц и имеет проп. способность 400Мбит/с). бОльшая тактовая частота у DDR2 достигается за счет большей латентности. для DDR 200МГц-это предел, а для DDR2-нижняя штатная частота.

По-моему, Вы немного заблуждаетесь. Если уж мы говорим о DDR SDRAM памяти, то расклад вот какой:
Для любой DDR SDRAM памяти 200МГц - это предел по стандарту JEDEC. В настоящий момент есть 3 версии этой памяти: DDR, DDR2 и DDR3. (о GDDR4 и GDDR5 я говорить не буду).
QDR SDRAM, насколько знаю, пока не существует или мне просто не встречалась, но есть QDR SRAM.

Теперь подробней о пропускной способности, чтобы всем было понятно:
DDR
Ячейки памяти (ядро) работают на 200МГц.
Передача на шину осуществляется из двух мест одновременно.
Интерфейс работает на той-же частоте, что и ячейки памяти (200МГц).
Через интерфейс данные передаются как по фронту, так и по спаду - получаем удвоенную скорость передачи без повышения где-либо частоты (400Мбит/с).


DDR2
Ячейки памяти (ядро) работают на 200МГц.
Передача на шину осуществляется из четырёх мест одновременно.
Интерфейс работает на удвоенной частоте памяти - 400МГц.
Через интерфейс данные передаются как по фронту, так и по спаду - получаем скорость передачи - 800Мбит/с.

DDR3
Ячейки памяти (ядро) работают на 200МГц.
Передача на шину осуществляется из восьми мест одновременно.
Интерфейс работает на учетверенной частоте памяти - 800МГц.
Через интерфейс данные передаются как по фронту, так и по спаду - получаем скорость передачи - 1600Мбит/с.

Вышесказанное относится к DDR SDRAM памяти высшей категории поддерживаемой стандартом JEDEC (200МГц).

Вобщем, если не верите, что DDR2 имеет пропускную способность 800Мбит/с, посмотрите прайсы компьютерных магазинов там очень часто встречаются позиции с наименованием "DDR2-800".

Так вот, получается, что Циклон 3 поддерживает только DDR2-400 (низшей категории - 100МГц для ядра), судя по доку .

==============================================================================
Насчет AD9516(9514)... Она, похоже, рассчитана для тактирования АЦП, имеющих LVDS. А как ей тактировать AD9216 (с обычным однопиновым тактовым входом)?

[vadimuzzz]

По-моему, Вы немного заблуждаетесь.
...
Так вот, получается, что Циклон 3 поддерживает только DDR2-400 (низшей категории - 100МГц для ядра), судя по доку .

==============================================================================
Насчет AD9516(9514)... Она, похоже, рассчитана для тактирования АЦП, имеющих LVDS. А как ей тактировать AD9216 (с обычным однопиновым тактовым входом)?

да, точно, пардон. в любом случае, при 100МГц для ядра, эквивалентная для SDRAM будет 200МГц, тоже самое, что и сейчас (а сами чипы м.б. доступнее, чем SRAM).
насчет AD9516(9514)- LVDS-выходы м.б. сконфигурированы как CMOS(не помню только насчет Fmax, она будет ниже чем для LVDS). можно еще симм. трансформатор поставить.