Starter Kit и все нужные программы для FPGA Опции

[dos622]

Всем привет.
Есть у меня проект создания некого устройства. очень для этого дела подходит ПЛИС.
Но человек я ленивый и поэтому раньше все руки не доходили до них.
И вот думаю купить Стартовый набор и попробовать реализовать этот девайс.
Друзья советовали Xilinx.
Из беглого осмотра решил, что подойдет Spartan 3AN, на борту флэш память есть.
В терраэлектронике продают этот набор за 12700 руб.
Опыт работы с цифрой, программами, системами проектирования имеется, все кроме ПЛИС.
Книжек разных по этому делу накопировал десятка два.
Терминологию и какие программы-модули, что делают, я конечно не знаю пока.
Что нужно почитать для начала?
Может кто недавно осваивал эту технологию - поделитесь первым опытом.

[Serhiy_UA]

...поделитесь первым опытом.

Если с самого начала, то лучше с начать с CPLD, а потом пересесть за FPGA. Хотя можно сразу и с FPGA.
Стартовать с Altera или Xilinx - все равно. Все зависит от доступности бесплатного софта, дешевых программаторов и Старт-кита.
Начинать писать проекты лучше на языке, я выбрал verilog. Обычно это подмигивание светодиодами, почти также как и при освоении МК.
Потом можно что-то посложнее, например, синтезировать схему для светофора с цифровым табло... Ну и т.д.
Успехов.

[dos622]

Если с самого начала, то лучше с начать с CPLD, а потом пересесть за FPGA. Хотя можно сразу и с FPGA.

В CPLD чип данные как в ПЗУ зашиваются?
Т.е. не нужно загружать их при включении питания?
Что можно запрограммировать на CPLD "по обьему" - микропроцессор, десяток счетчиков и т.д - как правильно оценить.

[mempfis_]

В CPLD чип данные как в ПЗУ зашиваются?
Т.е. не нужно загружать их при включении питания?
Что можно запрограммировать на CPLD "по обьему" - микропроцессор, десяток счетчиков и т.д - как правильно оценить.

В CPLD конфигурационная память на борту - отпадает необходимость в загрузчике и загрузке прошивки каждый раз при включении питания. Т.е. послн подачи питания микросхема конфигурируется и сразу готова к работе.
Чтобы оценить сколько всего можно зашить в CPLD прикиньте сколько у вас в проекте будет триггеров - это и будет приблизительное число занятых блоков. Заметил что в MAX3000 добавление одного пина также отнимает блок (в MAXII такого не наблюдается).

[dos622]

В CPLD конфигурационная память на борту

А в Spartan 3AN - память тоже на борту.
Или это совсем другое?

Ну вот в серии 9500 пишут, что триггеров от 36 до 288 штук.
Но это же мало - на 36 триггерах - штук 8 счетчиков можно только слепить и это все?

[Boris_TS]

А в Spartan 3AN - память тоже на борту.
Или это совсем другое?

Spartan 3AN - это сборка Spartan 3A + Flash ROM в одном корпусе. Кстати этот Flash ROM размером на 2 с небольшим прошивки, при желании можно использовать вторую половину Flash ROM для своих собственных нужд.

Замечу, что и CPLD и сборки FPGA + Flash ROM - сразу после подачи питаний загружаются - время загрузки невелико, но оно есть и забывать об этом крайне черевато. В это время для обоих семейств ПЛИС (и CPLD, и FPGA) необходимо какими-то внешними способами удерживать "правильные" состояния на их выходах, чтобы остальная схема на дискретных элементах не сходила с ума.

Ну вот в серии 9500 пишут, что триггеров от 36 до 288 штук.
Но это же мало - на 36 триггерах - штук 8 счетчиков можно только слепить и это все?

Ну... на 36 триггерах можно и один 36 разрядный счетчик собрать - больше места не останется...

Да это и всё. Но есть задачи в которых больше и не нужно. Кстати 9500 - это достаточно древнее семейство, из Xilinx CPLD стоит глядеть на XPLA3 (CoolRunner) или сразу на CoolRunner II - у этих ПЛИС существенно лучше организован генератор логических функций. В XPLA3 более развита система цепей управления, а CoolRunner II хоть и имеет цепи управления схожие с 9500, но работает заметно быстрее + еще есть некоторые мелкие вкусности, которых у более ранних Xilinx CPLD - нет.
Еще надо имеет в виду, что CPLD труднее вскрыть, чем сборки FPGA + Flash ROM – для ряда задач это существенно.

[SM]

чем сборки FPGA + Flash ROM – для ряда задач это существенно.

А, если не секрет, какие еще есть сборки FPGA+ROM, кроме этого спартана? На сколько мне известно, все остальные микросхемы это однокристальные решения.

Замечу, что и CPLD и сборки FPGA + Flash ROM - сразу после подачи питаний загружаются

Нет. Классические CPLD имеют прямую связь флеш-массива и ключей матрицы коммутации, и работают сразу после подачи питания, например GALxxVxx, MAX300A. Другое дело, что хиленькие FPGA (например Altera MAX-II) стали почему-то называть тоже CPLD, хотя они именно FPGA, поэтому к слову "CPLD" стоит относиться с большим недоверием, заглядывая в даташит, где под CPLD может скрываться мелкая сопливая FPGA.

[Boris_TS]

Нет. Классические CPLD имеют прямую связь флеш-массива и ключей матрицы коммутации, и работают сразу после подачи питания, например GALxxVxx, MAX300A. Другое дело, что хиленькие FPGA (например Altera MAX-II) стали почему-то называть тоже CPLD, хотя они именно FPGA, поэтому к слову "CPLD" стоит относиться с большим недоверием, заглядывая в даташит, где под CPLD может скрываться мелкая сопливая FPGA.

Нууу,.. моё дело внимательно читать и вовремя ссылаться, а также сеять тени сомнений: "действительно ли "оно" работает так, как планировалось и никак иначе ???"

Читаем в XAPP440 - Power On Behavior of Xilinx CPLDs третий абзац:
CPLDs must reset to a known state and load an internal configuration pattern (EPROM) into volatile logic cells (SRAM), extremely quickly, to appear ”instantaneously on.” In the case of CoolRunnerTM CPLDs, to save power, internal EPROM cells are powered down after configuration. Configuration is also performed in XC9500TM, XC9500XLTM, and XC9500XVTM CPLD families as the power supply voltage rises, though due to architecture differences the mechanics are significantly different. Loading the EPROM into volatile memory saves power, but comes with the price of extended configuration time. To speed up configuration, a fast state machine starts early – when the VCC is about two-thirds of the way to VCCMIN. This presents a gap in output pin tracking, as the pins remain unconfigured until the configuration point. They become configured when their SRAM cells are loaded.

Xilinx позиционирует XC9500xxx - как классические CPLD, т.е. CPLD с PAL архитектурой генератора логических функций.
XPLA3 - это CPLD с заимствованной (вроде как у Philips) более мощной архитектурой генератора логических функций (PLA).
CoolRunner II - это уже гибрид классических разработок Xilinx (XC9500xxx) с достаточно прогрессивной заимствованной PLA архитектурой - единственным заметным недостатком является наличие питания ядра (1.8В), зато есть возможность работать с разными стандартами ног ввода/вывода (от 3.3В до 1.5В).

А Вы действительно уверенны что у Alter'ы не используется точно такой же подход к энергосбережению к "классических" CPLD ?

А у Xilinx, для загрузки матрицы CPLD, используют специальные "шнурки"?

Можно и так сказать. Но я бы сказал, что используется "обычный" Xilinx JTAG шнурок, который может работать с нужными уровнями... В общем случае можно программировать ПЛИС и до установки её на плату (т.е. запрограмировал CPLD и продал, как некое законченное изделие).

Мне непонятно зачем нужно столько модификаций этих кабелей загрузочных?

Так получилось... Ну если окунуться в историю, то мне кажется дело было так (официально я не смог найти ни подтверждения, ни опровержения этих домыслов):
0. Жил был хитрый device - HW130, который позволял программировать микросхемы в сменных панельках. Этот device был хитрый и дорогой.
1. Поэтому, когда я начинал работать с Xilinx, то использовал простой и эффективный Parallel Download Cable III - штука на 2 буферах цепляющаяся к LPT порту машины (собранная своими руками, естественно), но эта штука могла работать только с 5В уровнями сигналов. Есть неофициальные модификации, которые позволяют использовать и 3.3В - но это уже в большинстве случает насилие над LPT портом, а серьёзная фирма на это пойти не могла.
2. Посему появился Parallel Download Cable IV - уж не помню до какого предела по вольтам он работал - но этот шнурок уже мог работать не только с 5В стандартами, ну и конечно он работал заметно быстрее, чем его предшественник.
3. Был еще хитрый Multy Links Pro - но т.к. он был не дешевый, то я с ним не встретился. Похоже это единственный кабель который позволял работать с FPGA в параллельном режиме.
4. Затем появились USB шнурки. Я познакомился только с Platform Cable USB (1). В этих кабелях уже была предусмотрена возможность динамического обновления прошивки Cypres, поэтому они достаточно долго продержались. Вдобавок, он работал существенно быстрее Parallel Download Cable IV.
5. Сейчас производиться только Platform Cable USB II. Местное обсуждение тут: Xilinx® Platform Cable USB II

[SM]

И Вы действительно уверенны что у Alter'ы не используется точно такой же подход к энергосбережению к "классических" CPLD ?

Я, собственно, тут тоже дальше даташитов не хожу...
"Signals can be driven into MAX 3000A devices before and during power-up without damaging the device. In addition, MAX 3000A devices do not drive out during power-up. Once operating conditions are reached, MAX 3000A devices operate as specified by the user"

Отсюда следует однозначный вывод, что никакой пересылки никуда не происходит. Как только "operating conditions" - так сразу as specified by user. И, думаю, это причина того, что флеш совершенно не живучая к перезаписи, благо она должна быть раскидана по всему кристаллу. А вот MAX-II - совершенно официально пересылает, но и имеет архитектуру циклона.

А так спасибо за инфу. Я не знал, что кулранер делает перегрузку в ОЗУ. Я думал, он честный.