формирование короткого импульса, читал конференцию но есть вопрос Опции

[dsp]

есть тактовая частота 50 мгц и асинхронно к ней приходящий срез сигнала по этому срезу надо сформировать положительный импульс длительностью 1 такт тактовой частоты и синхронный с этой тактовой частотой пробовал что описано здесь что-то не получается подскажите пожалуйста что можно сделать ?

[Alexandr]

Код

process(clk)
variable i: std_logic:='0';

begin
if rising_edge(clk)  then
        if ext_imp='1' then i:='0'; int_imp<='0';
        else
                if i='0' then int_imp<='1'; i:='1';
                else int_imp<='0'; end if;
        end if;
end if;
end process;

[Gate]

Код

process(clk)
variable i: std_logic:='0';

begin
if rising_edge(clk)  then
        if ext_imp='1' then i:='0'; int_imp<='0';
        else
                if i='0' then int_imp<='1'; i:='1';
                else int_imp<='0'; end if;
        end if;
end if;
end process;

Код я не проверял, но на первый беглый взгляд он не подходит для практической имплементации - не учитывается и не исправляется возможная метастабильность. Обычно ставят последовательно 2 триггера.

[dsp]

я синтезирую Synplify 8.2 размещение Xilinx 7.1 Sp4 timing симуляция Activ-Hdl 6.3 Sp2 беру схему формирователя короткого импульса одну из описанных выше она корректно работает некоторое время а потом начинает глючить выходной сигнал одновременно 1 и 0 то же самое при размещении Altera 4.1
все работает нормально посему вопрос что за глюк и откуда ноги растут?