Логики нет. CLK один и тот же.
Веера нет. Веер на предыдущем этапе. От одного на 8, а эти 8 каждый дергает свой BUFT. По ходу упаковки 8 не минимизируются - на FPGA Editor'е все на месте, только не на том

, где хотелось.
В исходнике на эти 8 стоят атрибуты KEEP(чтоб в 1 не схлопнул) и IOB. IOB поставлен также и на триггеры данных, и, как видно по картинке, тут он действует.
LOC попробую завтра. Правда хочется обойтись.
Сообщение отредактировал kaktus - May 27 2009, 12:05