Для LVDS и LVPECL какое питание банка должно быть?, Для Virtex 4 и 5. Опции

[Alexandr]

Вопрос элементарный, но я не сталкивался с LVDS на ПЛИС. В доке на данные чипы в разделе "Specific Guidelines for I/O Supported Standards" описано подключение, но не сказано о напряжении питания банка. Значит должно быть 3,3В по логике. Однако открыл схему отладочной платы и увидел что банк, настроенный на работу с LVDS, питается от 2,5В. Не хотелось бы ошибиться. Какое напряжение подавать на Vcco? Есть ли еще какие тонкости с питанием для работы с LVDS и LVPECL.

[Alexandr]

Ух ты, приятно читать знающего человека Некогда было подробнее расписывать, уж извините. Мне нужно по LVPECL тактировать АЦП ADS5474. Брать данные с нее же, но по LVDS. И уже выкидывать данные внешнему устройству тоже по LVDS (этого устройства пока у меня нет, и знаю только что надо через LVDS работать)

[Boris_TS]

Мне нужно по LVPECL тактировать АЦП ADS5474.

Могу конечно заблуждаться, но мне кажется, что Вам не нужно именно по LVPECL тактировать АЦП ADS5474. Вам нужно тактировать ADS5474 по CLK и nCLK, чем-то с размахом от 0.5В до 5В (!). Теретически, в случае с ADS5474 можно воспользоваться LVPECL_25 OBUF и намесить рядом пачку резисторов, как нарисованно в Virtex-X Datasheet. Но Вы можете и пересчитать номиналы резисторов так, чтобы в 100Омном резисторе (лежащем на входе ADS5474) выделялось напряжение большее, чем 0.85мВ (паспортное значение LVPECL).
Грубо говоря Вы можете поставить LVCMOS_25 OBUF (или LVCMOS_33 OBUF - так common mode voltage будет поближе к внутреннему 2.4В) и поставить последовательные резисторы (назовём их R1) на эти выходы. На вход АЦП поставьте резистор (обзовём его R2). Теперь необходимо развести пату так, чтобы линии CLK и nCLK обладали волновым сопротивлением не менее 50Ом к земле и в двое большим отновительно друг-друга. Волновое сопротивление отновительно друг-друга обзовём Z0. Тогда R2 = Z0, А R1 = R2/2 - Rx, где Rx - сопротивление OBUF, которые Вы будете использовать. Вот, вроде так получается... и LVPECL тут совсем ни при чем.

Брать данные с нее же, но по LVDS.

В Datasheet АЦП ADS5474 чётко написанно, что:
Differential output voltage = 350 мВ (-+30%)
Common-mode output voltage = 1.25мВ (-+10%)
А такое должно нормально воспринималься LVDS_25 IBUF. (куда, как и с чем вместе их можно запихивать я уже писал выше).

И уже выкидывать данные внешнему устройству тоже по LVDS (этого устройства пока у меня нет, и знаю только что надо через LVDS работать)

Наверное, у этого "внешнего устройства" используется стандартный LVDS, и тогда подойдут LVDS_25 OBUF.

Вы натурально глумитесь 400 MSPS ADC тактировать от ПЛИС

Да, элемент глумления определённо присутствует, ибо требования к clock для этого АЦП очень жесткие, но возможно если не использовать DCM в ПЛИС, то можно прокачать насквозь чистенький входной clock... но зачем тогда тактировать с ПЛИС ?.. С другой стороны сказано, что clock может иметь duty cycle от 40% до 60%, и в тоже время так ненавязчиво намекают, что АЦП работает по обоим фронтам и при не 50% получим дополнительную погрешность...

[DmitryR]

Да, элемент глумления определённо присутствует, ибо требования к clock для этого АЦП очень жесткие, но возможно если не использовать DCM в ПЛИС, то можно прокачать насквозь чистенький входной clock...

Без шансов, на мой взгляд: прокачка даже просто через ПЛИС сквозняком наверняка добавит если не несколько наносекунд джиттера, то несколько сотен пикосекунд, что все равно критично. Там предельный джиттер при максимальных частотах - примерно 150 фемто(!)секунд. А при минимальных частотах - 1.8 пикосекунд, что ИМНО с пропуском тактового сигнала через ПЛИС никак несовместимо.