Цитата(starley @ Jun 5 2009, 19:54)
Для генерации синхросигналов наши исполнители предлагают вместо ПЛЛ использовать генерацию сигналов с использованием сигнала высокой частоты. Причем генерят они их достаточно сложно. Изначально делится сигнал высокой частоты - получается несколько сигналов более низкой, потом часть из них используется в качестве синхросигналов, часть через логику подается на входы тригеров генерирующих необходимые частоты. То есть получаются цепочки, когда выход одного тригера используется в качестве синхросигнала следующего, иногда даже проходя при этом через логику.
Вот и вопрос: насколько надежна будет такая схема генерации? Способна ли она обеспечить скважность близкую к 50 на 50? Как все это будет плавать в зависимости от температуры и параметров процесса?
Опорная частота 530 МГц скважность не хуже чем 60 на 40. Необходимо получить 106 МГц, 25 МГц, 80 МГц и 80 МГц со сдвигом фазы на 90.
Это все должно делаться на ASIC'е? Если да, то я бы поостерегся такую частоту подавать на вход, чтобы ее потом делить. Все зависит, конечно, от технологии и реализации входных pad'ов, но мне кажется, что без изоляции по подложке (типа Buried или Tripple well) это может дать такую колбасню... Да и потребление. А дополнительный well - дополнительные деньги... Ну не знаю...
Генерация синхросигналов
Jun 5 2009, 15:54
