Генерация синхросигналов Опции

[starley]

Для генерации синхросигналов наши исполнители предлагают вместо ПЛЛ использовать генерацию сигналов с использованием сигнала высокой частоты. Причем генерят они их достаточно сложно. Изначально делится сигнал высокой частоты - получается несколько сигналов более низкой, потом часть из них используется в качестве синхросигналов, часть через логику подается на входы тригеров генерирующих необходимые частоты. То есть получаются цепочки, когда выход одного тригера используется в качестве синхросигнала следующего, иногда даже проходя при этом через логику.
Вот и вопрос: насколько надежна будет такая схема генерации? Способна ли она обеспечить скважность близкую к 50 на 50? Как все это будет плавать в зависимости от температуры и параметров процесса?
Опорная частота 530 МГц скважность не хуже чем 60 на 40. Необходимо получить 106 МГц, 25 МГц, 80 МГц и 80 МГц со сдвигом фазы на 90.

[Artem_Petrik]

Ну, без схемы говорить о надежности трудно. Конечно лучше если схема будет полностью синхронной, но даже если

выход одного тригера используется в качестве синхросигнала следующего, иногда даже проходя при этом через логику.

схема вполне может надежно работать, если конечно она спроектирована с умом.

Вообще говоря схема наверно интересная, так как я например не знаю как красиво сделать из 530-ти 80МГц. Или для этих сигналов допускается джиттер в пределах периода 530МГц (1,9нс)?

[starley]

я например не знаю как красиво сделать из 530-ти 80МГц. Или для этих сигналов допускается джиттер в пределах периода 530МГц (1,9нс)?

Подразумевается ближайшая к 80 частота кратная 530, то бишь 79.5.

[grigorik]

Подразумевается ближайшая к 80 частота кратная 530, то бишь 79.5.

530/79.5=6.66666666 vozmojno takoi koefficent bez PLL? Naskolko ya znayu bez PLL mojno poluchit tolko interger i 0.5*T no kak tochno poluchit 0.66666666 i esho so skvajnostyu 50%?
6.6666 = 3/20 to est umnojit na 3 potom delit na 20, eto legko mojno sdelat s pomoshu PLL u kotoroge na vxode/vixode est delitel na 20 a feedback delitel delit na 3.
chto-to ne veritsya chto Vozmojno bez PLL?

[starley]

chto-to ne veritsya chto Vozmojno bez PLL?

Виноват. Генерируется не 79.5, а 88.3.

ну а если на выходы всех частот с логикой и т.п. поставить триггера тактируемые 530 МГц (ну и констрейн есс-но на 530 МГц)

Я от них именно такого решения и ожидал. Почему предпочли сделали так, как сделали, придется у авторов выяснять. Но сначала хочется выяснить проблемы, связанные с предложенной реализацией. Или убедиться в их отсутствии.