Входные сигналы ПЛИС и их "времянка", Тема, комплиментарная теме про выходные сигналы. :) Опции

[dxp]

Вопрос про входные сигналы поднимался тут. Теперь про ответную часть.

Вот валится поток - данные (по параллельной шине, хотя это и не важно) и клок. Клок, понятное дело, задержан на какую-то величину. Величина не очень большая, не больше половины периода. Если поток принимает "железяное" устройство, где четко указаны setup/hold времена, то вопросов нет. Но если поток идет в FPGA, то тут возникают вопросы.

Т.к. скорость потока (тактовая частота синхросигнала - клока) достаточно велика - соизмерима с клоком в принимающей FPGA, то просто пропустить через синхронизаторы не годится. Напрашивается использование двухклокового FIFO, в которое поток будет наливаться со своей скоростью, а выгребается из другого порта на частоте собственного клока ПЛИС. Это, в общем, известное и понятное решение. Но вот есть нюанс. Дело в том, что это FIFO двухклоковое строится на основе двухпортовой памяти, а блоки этой памяти лежат где-то в недрах ядра ПЛИС. И от входных пинов до выходных портов памяти задержки вполне соизмеримы с задержкой входного клока относительно входных данных. Иными словами, когда эти входные сигналы дойдут до портов памяти, временнЫе соотношения между ними будут уже совсем не такими, какими они были на входе.

Вот если бы можно было бы защелкнуть входные данные по входному клоку прямо во входных триггерах IO элементов, то проблемы бы не было. Но сделать это, насколько понимаю, вряд ли возможно - нельзя подать этот клок на тактовые входы триггеров, сохраняя при этом временнЫе соотношения с данными.

Второй вариант - обконстрейнить. Т.е. и на сигналы входных данных, и их клока наложены констрейны, задающие максимальную и минимальную задержки от входных пинов до входных портов памяти. Этот вариант работает. Вроде. Но почему-то нет уверенности, что это 100%-ный вариант, что это будет всегда и везде работать.

Кто как делается в таких случаях? Какие мнения, опыт?

Спасибо.

[kaktus]

Имею счастье использовать в Xilinx'e вариант 4, предложенный des00 в сообщении #3.
Подробнее:
1. Тактовая отправляется на глобальный буфер, на задержку наплевать.
2. В FPGAEditor'e фиксируется разводка этой цепи от пина до глобальника - от влияния переразводок избавились.
3. Задержка от глобальника до всех триггеров одинакова (в масштабе 100МГц расбросом можно пренебречь)
4. Таким образом задержка от входа тактовой до триггеров данных в блоках ввода/вывода зафиксирована.
5. Осталось на модели посмотреть величину задержки и определить каким фронтом запоминать данные, либо насколько двигать тактовую
с помощью IODELAY (если схемотехника ПЛИС это позволяет).

Сообщение отредактировал kaktus - Jun 29 2009, 05:45