реклама на сайте
подробности

 
 
> Altera. Работа с LogicLock в Quartus 7.2
Ethereal
сообщение Jul 2 2009, 13:34
Сообщение #1


Частый гость
**

Группа: Свой
Сообщений: 114
Регистрация: 7-05-08
Из: РФ, Москва
Пользователь №: 37 354



Добрый день.
Подскажите такую вещь, пожалуйста.
Столкнулся с тем, что пересборка проекта занимает существенное время, что не есть хорошо, потому что малейшее изменение в проекте приводит к необходимости полной переработки. Поэтому я решил использовать в проекте залоченную логику, чтобы использовать полный инкремент при компиляции.
Каждому модулю в верхнем уровне назначил регион с авто-настройками. Откомпилировал. В итоге скорость упала в два раза. Соответственно пропал смысл делать бэк-аннотейт, потому что требования к проекту не выполняются.

Что я делаю не так?


--------------------
SystemVerilog - язык, заточенный Альтерой под свои кристаллы теми же приемами использования примитивов, что и AHDL. ©
Go to the top of the page
 
+Quote Post
 
Start new topic
Ответов
DmitryR
сообщение Jul 2 2009, 14:05
Сообщение #2


Профессионал
*****

Группа: Свой
Сообщений: 1 535
Регистрация: 20-02-05
Из: Siegen
Пользователь №: 2 770



Во-первых, вы используете довольно старый Квартус. Во-вторых раз уж решили делать LogicLock - делайте вручную, так как вы хорошо знаете, как взаимно оптимально расположить блоки проекта, а у фиттера это получается плохо (собственно, если бы у него хорошо получалось, то LogicLock не был бы особенно нужен).
Go to the top of the page
 
+Quote Post



Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 22nd July 2025 - 09:06
Рейтинг@Mail.ru


Страница сгенерированна за 0.01377 секунд с 7
ELECTRONIX ©2004-2016