реклама на сайте
подробности

 
 
> Altera. Работа с LogicLock в Quartus 7.2
Ethereal
сообщение Jul 2 2009, 13:34
Сообщение #1


Частый гость
**

Группа: Свой
Сообщений: 114
Регистрация: 7-05-08
Из: РФ, Москва
Пользователь №: 37 354



Добрый день.
Подскажите такую вещь, пожалуйста.
Столкнулся с тем, что пересборка проекта занимает существенное время, что не есть хорошо, потому что малейшее изменение в проекте приводит к необходимости полной переработки. Поэтому я решил использовать в проекте залоченную логику, чтобы использовать полный инкремент при компиляции.
Каждому модулю в верхнем уровне назначил регион с авто-настройками. Откомпилировал. В итоге скорость упала в два раза. Соответственно пропал смысл делать бэк-аннотейт, потому что требования к проекту не выполняются.

Что я делаю не так?


--------------------
SystemVerilog - язык, заточенный Альтерой под свои кристаллы теми же приемами использования примитивов, что и AHDL. ©
Go to the top of the page
 
+Quote Post
 
Start new topic
Ответов
Sefo
сообщение Jul 7 2009, 08:51
Сообщение #2


Местный
***

Группа: Свой
Сообщений: 429
Регистрация: 11-08-05
Из: Санкт-Петербург
Пользователь №: 7 537



Цитата(Ethereal @ Jul 7 2009, 11:17) *
Хотя минимизация блоков и связей между ними в этом случае - та еще задача.


А вот этим заниматься не рекомендую! Partition нижнего уровня может быть вложена (полностью) в Partition верхнего - т.е. разбиение на Partition может отражать иерархическую структуру проекта - Вам надо только решить до какого уровня иерархии спуститься - т.е. насколько "мелкие" блоки вы будете выделять как отдельный Partition. Но переделывать структуру проекта под Partition не стоит, да и непонятно мне как Вы это себе представляете?
Go to the top of the page
 
+Quote Post



Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 20th July 2025 - 10:26
Рейтинг@Mail.ru


Страница сгенерированна за 0.01382 секунд с 7
ELECTRONIX ©2004-2016