с eASIC кто-нибудь поимел уже опыт?, интересно практические вопросы - сколько денег/времени/гемора Опции

[yes]

собственно любая информация : стоит с ними переписку затевать или лучше время не тратить...

конкретно : NRE сколько? в 0 не верю . софтину надо, что еще?

по времени : eБИМ машина - это, конечно, зашибись, но сколько времени между отправкой файла и приходом чипов?

что еще из проблем скрыто в рекламном листке?

-----

они обещали 65нм, но не осилили, счас 45 обещают с бесчисленными мильйонами гейтов,
но интересно - вообще встречались кому-нибудь их eASICи или инфа, что кто-то где-то пользует??

[lactarius]

Вот неплохая презентация: http://www.dongdingtech.com/UpImg/2008928163152.pdf
Здесь и сравнение с "other structured asic" (читай Hardcopy), и конкретные цифры для конкретных дизайнов.

[des00]

Вот неплохая презентация: http://www.dongdingtech.com/UpImg/2008928163152.pdf
Здесь и сравнение с "other structured asic" (читай Hardcopy), и конкретные цифры для конкретных дизайнов.

некоторые вопросы по презенташке

1. стр.5 указано что Up to 4x performance improvement over an FPGA, в то же время на стр. 13 350 MHz system performance при этом сравниваете их с 450/550 МГц фпга.
2. стр.9-10 что же это за RGB фильтры, которые на 100% забили Virtex-4 LX200 FPGA который вы сравниваете с Nextreme NX4000 VL. Насколько я понял в Nextreme вы не делаете виа с power plane на неиспользуемую логику, тогда как в FPGA запитывается весь массив, получается как то не совсем корректное сравнение.
3. я правильно понял что бы проверить 4 фильтра, было сделано 4 чипа и 4 борды?

[DmitryR]

1. стр.5 указано что Up to 4x performance improvement over an FPGA, в то же время на стр. 13 350 MHz system performance при этом сравниваете их с 450/550 МГц фпга.

550 мегагерц на ПЛИС - это пока фикция, теоретически достижимая производительность. Можно сделать кусочек, работающий на такой частоте, где между триггерами будет строго один LUT (можно конечно и большой проект сделать, но это очень трудно, честно), но такой кусочек будет и в Nextreme работать на гигагерц (правда там уже клоковое дерево может столько не потянуть). Правда жизни заключается в том, что реальный, а не сферический в вакууме дизайн при переходе от ПЛИС на structured ASIC того же техпроцесса выигрывает где-то вдвое по скорости, однако могут быть варианты, так как на практике наблюдал, что узкие места у ПЛИС и structured ASIC разные (сравнивались Virtex-5, Stratix III-IV и HardCopy III-IV). Но четыре раза - это точно крайность, если взять например дизайн с огромными фанаутами, на которых в ПЛИС потери времени в трассировке составят 80%.

Вот неплохая презентация: [url="http://www.dongdingtech.com/UpImg/2008928163152.pdf"]http://www.dongdingtech.com/UpImg/2008928163152.pdf

Там заявлены Zero mask charges, во что я не верю даже при стоимости софта в $30K. То есть именно mask charges там конечно zero, а вот NRE пока известно с точностью

(она ниже, но все равно ведь не поверите ;-) )

[zverek]

Там заявлены Zero mask charges, во что я не верю даже при стоимости софта в $30K. То есть именно mask charges там конечно zero, а вот NRE пока известно с точностью

Сорри за оффтоп. Я всегда считал стоимость масок - камнем преткновения при переходе на ASIC. Смотрел порядок цифр несколько летней давности на 90нм комплект масок, цифры были сопоставимы с $1M. На europractice-ic.com цифры вроде выглядят адекватными, но каков порядок цифр на маски, естественно если рассматривать только техпроцессы порядка 18мкм и меньше? Надеюсь при порядке цифр в десяток $К за хороший кристалл 5x5мм по 0,18мкм комплект масок не будет стоить $1M?

Сам по понятным причинам узнать порядок цифр на HardCopy и eASIC не могу (нечего еще узнавать, а беспредметный разговор они в ряд ли будут вести ). Двадцать корпусированных HardCopy/eASIC чипов в 10M логических элементов будет стоить больше или меньше $40К без учета софта? С софтом я так понял все сложнее. Где-то выше видел цифры 0+30К в случае eASIC. А с Altera'й сколько, квартус за 3К в год, что еще? Если не рассматривать стоимость готовых IP.

[DmitryR]

Двадцать корпусированных HardCopy/eASIC чипов в 10M логических элементов будет стоить больше или меньше $40К без учета софта?

eASIC молчат, как партизаны. Я даже им запрос посылал официальный, см. выше. По HardCopy минимальная партия - тысячи чипов, так как там гарантируется полное соответствие прототипу на FPGA и нет смысла делать пробные партии, соответственно общая стоимость (NRE+чипы) измеряется в сотнях тысяч долларов, правда с ростом партии цена чипов говорят падает, и сильно. А через Европрактику кажется в $40К можно уложиться запросто.