Использование PLL Cyclone 3 в качестве источника для вснешнего PLL Опции

[Вовка_Бызов]

Собираем процессорый модуль с поддержкой в виде ПЛИС Cyclone 3. Процессор - TMS320C6455. На вход PLL процессора подаются 2 частоты (в нашем случае PLL Core - 50MHz, PLL DRAM - 20MHz). Так вот - появилась мысль поиграться с частотой для PLL DRAM (она в процессорной PLL умножается на 20 и гонится в интерфейс памяти). Для этого - подать уже существующие 50 МГц на PLL циклона и уже из него вынимать частоту для PLL DRAM процессора - а второй генератор тупо выкинуть.

Вопрос к гуру. Возможно ли получаемый сигнал из PLL FPGA подавать на вход PLL процессора? Со всех точек зрения (в частности - с точки зрения стабильности параметров сигнала на выходе PLL FPGA)...

Спасибо

PS. Видел похожую схему - но там почему-то в качестве опорного генератора для PLL DRAM использовался внешний PLL в отдельной микросхеме... При наличии Cyclone 2 на плате...

[Shtirlits]

Сходу я бы сказал, что лучше так не делать, так как PLL в FPGA в общем хуже отдельно стоящих,
Надо бы посчитать джиттер, почитать документацию на процессор и на генератор. Он у вас какой?
Если можно, подробнее расскажите, как у вас сейчас соединены генераторы, процессор и FPGA.

[Вовка_Бызов]

Сходу я бы сказал, что лучше так не делать, так как PLL в FPGA в общем хуже отдельно стоящих,
Надо бы посчитать джиттер, почитать документацию на процессор и на генератор. Он у вас какой?
Если можно, подробнее расскажите, как у вас сейчас соединены генераторы, процессор и FPGA.

Процессор TMS320C6455
Планируются генераторы 50 MHz & 20MHz SG-8002CA/PCM (100pps).
50 Мгц подается параллельно на вход процессора (входная емкость менее 10pF) и на CLK вход альтеры (менее 5 pF). Допустимая емкость нагрузки генератора - не более 15 pF.
Джиттер - Cycle-to-Cycle - макс 200ps, peat-to-peak - 250ps

20 МГц - пока не определились. Как вариант - поставить два (10 и 20) и управлять от альтеры выходом генераторов - или завести на альтеру (на PLL) и уже с альтеры подавать на вход PLL процессора..

[DmitryR]

Джиттер - Cycle-to-Cycle - макс 200ps, peat-to-peak - 250ps

В приницпе PLL Альтеры сильно выше этих цифр сигнал не испортит, ну может 300 ps p-p там будет джиттер. Только тогда ставьте один генератор 50-100 МГц на Альтеру, и с PLL_CLKOUT (иначе джиттер еще примерно удвоится) гоните два клока на процессор.