Использование PLL Cyclone 3 в качестве источника для вснешнего PLL Опции

[Вовка_Бызов]

Собираем процессорый модуль с поддержкой в виде ПЛИС Cyclone 3. Процессор - TMS320C6455. На вход PLL процессора подаются 2 частоты (в нашем случае PLL Core - 50MHz, PLL DRAM - 20MHz). Так вот - появилась мысль поиграться с частотой для PLL DRAM (она в процессорной PLL умножается на 20 и гонится в интерфейс памяти). Для этого - подать уже существующие 50 МГц на PLL циклона и уже из него вынимать частоту для PLL DRAM процессора - а второй генератор тупо выкинуть.

Вопрос к гуру. Возможно ли получаемый сигнал из PLL FPGA подавать на вход PLL процессора? Со всех точек зрения (в частности - с точки зрения стабильности параметров сигнала на выходе PLL FPGA)...

Спасибо

PS. Видел похожую схему - но там почему-то в качестве опорного генератора для PLL DRAM использовался внешний PLL в отдельной микросхеме... При наличии Cyclone 2 на плате...

[EvgenyNik]

Ну - качнулась частота генератора.. Но - не конец же света...

Т.е. Вы считаете, что с тактовой частотой можно творить что угодно - главное не ресетить? У Циклона этот Locked не выпадет даже если каждый третий такт начнёт пропадать (или каждый четвёртый) вообще. Так что если он выпал, то ресет и точка.
Хотя, надо поискать за последние 1-2 месяца, вроде, кто-то писал, что есть какие-то загвоздки с ресетом от этого сигнала или что-то близкое к этому.