Использование PLL Cyclone 3 в качестве источника для вснешнего PLL Опции

[Вовка_Бызов]

Собираем процессорый модуль с поддержкой в виде ПЛИС Cyclone 3. Процессор - TMS320C6455. На вход PLL процессора подаются 2 частоты (в нашем случае PLL Core - 50MHz, PLL DRAM - 20MHz). Так вот - появилась мысль поиграться с частотой для PLL DRAM (она в процессорной PLL умножается на 20 и гонится в интерфейс памяти). Для этого - подать уже существующие 50 МГц на PLL циклона и уже из него вынимать частоту для PLL DRAM процессора - а второй генератор тупо выкинуть.

Вопрос к гуру. Возможно ли получаемый сигнал из PLL FPGA подавать на вход PLL процессора? Со всех точек зрения (в частности - с точки зрения стабильности параметров сигнала на выходе PLL FPGA)...

Спасибо

PS. Видел похожую схему - но там почему-то в качестве опорного генератора для PLL DRAM использовался внешний PLL в отдельной микросхеме... При наличии Cyclone 2 на плате...

[des00]

Вопрос к гуру. Возможно ли получаемый сигнал из PLL FPGA подавать на вход PLL процессора? Со всех точек зрения (в частности - с точки зрения стабильности параметров сигнала на выходе PLL FPGA)...

а вас устроит что пока фпга не поднялась, проц будет лежать ? причем это не удобная вешь с точки зрения работы над проектом разных разработчиков да и перешивать фпга по житагу тоже будет очень не удобно, т.к. постоянно будет ложиться проц. ИМХО если вам уж так хочеться сэкономить то делайте это в серии, разведите на плате генератор и плис, через нольомные перемычки и делайте версию для отладки и серии.

ЗЫ. К как ваша фпга конфигурируется ? от отдельного конфигуратора или от проца ? Есть ли у вас требования на время готовности устройства после включения?

[Вовка_Бызов]

а вас устроит что пока фпга не поднялась, проц будет лежать ?

В принципе - да. Тем более, что FPGA используется кроме всего прочего и как контроллер внешней шины... Все равно - ждать готовности.

ЗЫ. К как ваша фпга конфигурируется ? от отдельного конфигуратора или от проца ? Есть ли у вас требования на время готовности устройства после включения?

Конфигурация от отдельной EEPROM. Время готовности исчисляется секундами. Пока - не критично..


В общем - я склоняюсь к схеме с двумя генераторами. Основной - только для проца - 50МГц. И второй - 20 Мгц - на FPGA и оттуда с выхода PLL - в проц для раскачки интерфейсов. Он же будет использоваться и как источник для FPGA.

Вопрос по питанию PLL проца от PLL альтеры.. Последовательный терминатор закладывать?