xc2v8000 + xc2v6000, может timing constraints ? Опции

[Rok]

Имеется плата. На ней 2 чипа: xc2v8000 and xc2v6000.
Естественно есть алгоритм, который туда нужно залить.
Когда заливаю в один xc2v8000 - все нормально работает.
Когда разбиваю алгоритм на 2 части и затем загружаю первую часть в xc2v8000, а вторую в xc2v6000 - работать схема отказывается.
Может мне нужно какие-нибудь constraints прописать для сигналов, которые соединяют эти два чипа?
К плате притензии не принимаются - покупная.
Подскажите, please, кто чего знает.

[Rok]

Клок использую один и тот-же. С DCM блока (рассположен в xc2v8000) клок идет на xc2v6000.
Оффсет и период попробуем - Вот вам и источник проблемы, клоки то у вас не синхронные, то что один и тот же не означает синхронности поскольку идут через различные буфера... и в этом случае один будет задержанной версией относительно другого

Может чего-то не понимаю
С блока DCM клок идет на схему расположенную в xc2v8000 и тот-же клок на выход (output pad), и оттуда на вход xc2v6000. Т.е., по идее, тот же клок, но на другую часть схемы, расположенную в xc2v6000.
Может растолкуете по пунктикам, .