xc2v8000 + xc2v6000, может timing constraints ? Опции

[Rok]

Имеется плата. На ней 2 чипа: xc2v8000 and xc2v6000.
Естественно есть алгоритм, который туда нужно залить.
Когда заливаю в один xc2v8000 - все нормально работает.
Когда разбиваю алгоритм на 2 части и затем загружаю первую часть в xc2v8000, а вторую в xc2v6000 - работать схема отказывается.
Может мне нужно какие-нибудь constraints прописать для сигналов, которые соединяют эти два чипа?
К плате притензии не принимаются - покупная.
Подскажите, please, кто чего знает.

[Rok]

с выхода дцм до входа выходного буффера можно собрать несколько наносекунда + в зависимости от стандарта выходного буффера на вскидку 3-5 нс + задержка чип то чип + около 1 нс на входной буффер в результате разница в клоках может достигнуть в пределе 10 нс

Ага, понятненько.
Т.е. в этом случае, я так понимаю, необходимо подстроить клок для 2-х чипов, чтобы был синхронный. Но как быть онозначно уверенным, что они совпадают? Посчитать сколько максимальная задержка до второго чипа и затем для первого ввести такую-же задержку? Т.е. буфер там какой внутри поставить, что-ли?
Забыл сказать, частота то всего 30 МГц.
Ладно завтра будем разбираться.
Спасибо за советы.