Синхронный ввод данных в ПЛИС Опции

[Ethereal]

Здравствуйте.
Может ли кто-нибудь подсказать какой-либо конкретный пример констрейнов для входных данных от синхронного источника для стратиксов.
"Source-syncronous <...>" читал, использую данные оттуда, но в связи со слабым знанием технического английского при возникновении иных странностей в работе системы начинают грызть определенные сомнения относительно правильности понимания мной написанного.
То есть, допустим имеется параллельный АЦП на 100 МГц с центрированным тактовым выходом.
Сигналы заводятся на согласующий FIFO внутри ПЛИС.

Я правильно понимаю, что для описания констрейнов на вход необходимо (и достаточно)
1) Указать базовый виртуальный клок на 100 МГц;
2) Указать наследованный клок на 100 МГц с 180 градусным сдвигом и привязать его ко входу сигнала готовности АЦП;
3) Задать th, tsu данных АЦП относительно наследованного клока;
4) Запретить анализ путей из домена АЦП в глобальный домен и обратно;
5) Сделать сигнал готовности данных АЦП глобальным (по совету Design Assistant).

Какие th и tsu нужно указать для такого случая? Я указываю, со скидкой на tco АЦП, трассировку платы и создание примерно наносекундного запаса, th=3.5 и tsu=3.5.

[murmel1]

В общем все верно, только не совсем понял, зачем Вам пункт 2. Что за такой хитрый сигнал готовности АЦП, который еще и глобальным должен быть ?
tsu и th считаете на основе даташита на ваш АЦП, по tco min, tco max. Вот в этой теме я уже писал, как это делается http://electronix.ru/forum/index.php?act=f...&pid=520219

[Ethereal]

зачем Вам пункт 2

По совету из руководства к обконстрейнивании синхронного входа. Виртуальный клок - это launch clock, реальный клок - latch clock.

Что за такой хитрый сигнал готовности АЦП

Выходной клок АЦП. Design assistant пишет, что клоки нужно делать глобальными. И даже если не сделать глобальным, то квартус им делает автопромоут. Или для входных клоков синхронного входа глобальность стоит запрещать?

tsu и th считаете на основе даташита на ваш АЦП

В описании АЦП есть среднее время задержки вх. клок-данные и вх. клок- вых. клок. Плюс есть skew в виде диапазона (min; typ; max) между выходными данными и выходным клоком. Как я понимаю, это то самое tco и есть?


А если выходной клок АЦП не center-alligned, а edge-alligned? В том же руководстве указано, что в этом случае для высокоскоростного синхронного входа необходимо ставить PLL на входе и двигать сигнал в ПЛИС, чтобы подогнать фронт синхросигнала под центр данных. Как в этом случае считать и задавать констрейны данных? Относительно входного клока или относительно сгенеренного PLL?

Или тогда проще перейти к описанию через делеи относительно исходного виртуального клока?

Сообщение отредактировал Ethereal - Jul 24 2009, 07:53