Синхронный ввод данных в ПЛИС Опции

[Ethereal]

Здравствуйте.
Может ли кто-нибудь подсказать какой-либо конкретный пример констрейнов для входных данных от синхронного источника для стратиксов.
"Source-syncronous <...>" читал, использую данные оттуда, но в связи со слабым знанием технического английского при возникновении иных странностей в работе системы начинают грызть определенные сомнения относительно правильности понимания мной написанного.
То есть, допустим имеется параллельный АЦП на 100 МГц с центрированным тактовым выходом.
Сигналы заводятся на согласующий FIFO внутри ПЛИС.

Я правильно понимаю, что для описания констрейнов на вход необходимо (и достаточно)
1) Указать базовый виртуальный клок на 100 МГц;
2) Указать наследованный клок на 100 МГц с 180 градусным сдвигом и привязать его ко входу сигнала готовности АЦП;
3) Задать th, tsu данных АЦП относительно наследованного клока;
4) Запретить анализ путей из домена АЦП в глобальный домен и обратно;
5) Сделать сигнал готовности данных АЦП глобальным (по совету Design Assistant).

Какие th и tsu нужно указать для такого случая? Я указываю, со скидкой на tco АЦП, трассировку платы и создание примерно наносекундного запаса, th=3.5 и tsu=3.5.

[murmel1]

Просто не встречался еще с такими проектами, где и launch clock и latch clock (по вашей терминологии) заводятся на ПЛИС. В констрейнах нужно указывать только те клоки, которые попадут в ПЛИС.

Считать tsu и th надо по tco вашего АЦП. Грубо говоря:
если период тактовой равен T,
tsu должно быть < T - tcomax
th должно быть < tcomin

Align не играет никакой роли, рассчитывается точно также, только исходные данные (tco) меняются. Применять PLL может и не потребоваться. Синтезатор легко крутит задержки на входных регистрах +- ~10 нс (в 90% случаев).

Разберитесь со знаком th. В квартусах th иметт обратный знак от tsu.
То есть отсчитываются они в таких направлениях:
<---------------|---------------->
tsu фронт тактовой th
положительное значение tsu - до фронта, положительное значение th - после фронта

Если хотите в понедельник могу привести рисунки из которых вам уже все станет ясно.

Я бы завел клок через BUFG, а входы данных защелкивал бы используя триггеры в IO и с констрейнами не парился бы. При необходимости можно и клок подвигать ПЛЛом. Это не та частота для стратикса, чтобы констрейны писать. Это конечно только мое мнение

Ошибаетесь. Величина частоты здесь не играет роли, можно и на низких частотах попасть впросак. Нужно посчитать и установить констрейны. При ручном переборе можно выбрать положение "на грани", когда схема "кажется" работает, но при нагреве/изменении напряжении питания начнет сбоить.
Да и сборка "толстого" проекта (а для стратикса он таким и будет) слишком много времени занимает.

Можно определить правильность захвата данных в регистре с помощью 2-лучевого осциллографа. Но эта методика на целую статью тянет.

Сообщение отредактировал murmel1 - Jul 24 2009, 19:43