Тонкая настройка ПЛИС, Выравнивание задержек группы сигналов Опции

[okela]

ПЛИС не работает как надо хоть ты тресни..
Есть простой узел, состоящий из 2-хбитного регистра и схемы сравнения на его выходе (XOR).
В симуляторе наблюдаю возникновение "иголок" на выходе XOR по фронтам входных сигналов.
Наскока я понимаю возникает сдвиг сигналов на входе XOR из-за различной длины маршрута сигналов от тригегов регистра до входов XOR. Я уже пробовал и time group создавать для выходных сигналов регистров с назначением различных задержек (tpd,tco). Но что-то мало это помогает.

Где в Квартусе надо подкрутить чего-нибудь для устранения перекоса по фронтам на входах XOR.

[vetal]

Как ни старайтесь, у вас все равно не получится.
2 триггера расположены в разных LUT, xor находится в третьем.
Пути распространения сигналов от 1 триггера до xor и от 2-го разные, следовательно пики будут иметь место.
Как выход- ставьте еще один триггер после xor, тогда пик не будет.
Синхронный дизайн спасет от многих подобных ситуаций!