нужен совет по реализации Asynchronous FIFO Опции

[lutik]

Доброго дня уважаемым.
Трабла возникла с реализацией Asynchronous FIFO, такого рода:
особенностью является то, что жить будет оно в xc2s100-5 с высокой для ентого чипа частотой - 108MHz по записи и не особо высокой - 25MHz по чтению.
Флаги Пуст/Полон выставляю по следующим условиям
empty <= '1' when (rptr = wptr) else '0';
full <= '1' when ( (wptr - rptr) >= (DEPTH -2) ) else '0';
и далее перевожу их в каждый клок домен отдельно.
empty - в домен чтения, full - в домен записи.

в симуляции все нормально, но синтезатор, ЗАРАЗА, убивает всю времянку со стороны записи. Оно и понятно - сумматор и сравнение в комдинаторике дело не быстрое.

Може кто присоветует другие алгоритмы формирования флагов или ваще как-то по другому fifo это сделать а то замучился совсем.

PS. варианты со счетчиками в коде Грея не предлагать - спартан медленный и 8-ми разрядный счетчик Грея сам по себе не синтезируется на нужную времянку

[Coryphae]

Принцип следующий (так у меня в проекте на Альтере сделано). Берется синхронная FIFO, т.е. с одним клоком и входами разрешения чтения RDEna и разрешения записи WREna. На клок фифо вешается высокая тактовая частота, скажем Fт. Тактовый сигнал чтения (пусть будет RDClk, частота Frd) заводишь на вход запуска одновибратора. Сам одновибратор тактируется по частоте Fт. В AHLD одновибратор строится буквально на двух триггерах DFF, который формирует одиночный импульс длительностью T = 1/Fт, по какому тебе угодно перепаду сигнала RDClock. Этот самый импульс и используешь как импульс разрешения чтения RDEna, тогда будет все читаться однократно. А теперь ОГРАНИЧЕНИЯ: После перепада сигнала RDClock удерживать его не менее Т, гарантированное чтение с выхода фифо производить не ранее чем через 2Т после перепада сигнала RDClock, следствие, 2Frd < Fт. Если же уделить внимание метастабильности, то добавьте еще один триггер: http://www.elvira.ru/_files/tektronix.pdf

[des00]

Принцип следующий (так у меня в проекте на Альтере сделано). Берется синхронная FIFO, т.е. с одним клоком и входами разрешения чтения RDEna и разрешения записи WREna. На клок фифо вешается высокая тактовая частота, скажем Fт. Тактовый сигнал чтения (пусть будет RDClk, частота Frd) заводишь на вход запуска одновибратора. Сам одновибратор тактируется по частоте Fт. В AHLD одновибратор строится буквально на двух триггерах DFF, который формирует одиночный импульс длительностью T = 1/Fт, по какому тебе угодно перепаду сигнала RDClock. Этот самый импульс и используешь как импульс разрешения чтения RDEna, тогда будет все читаться однократно. А теперь ОГРАНИЧЕНИЯ: После перепада сигнала RDClock удерживать его не менее Т, гарантированное чтение с выхода фифо производить не ранее чем через 2Т после перепада сигнала RDClock, следствие, 2Frd < 2Fт. Если же уделить внимание метастабильности, то добавьте еще один триггер: http://www.elvira.ru/_files/tektronix.pdf

Чего только люди не придумают, лишь бы исползовать двухклоковой памяти
зачем городить огород, двухпортовка уже есть праактически во всех ФПГА, остаеться только корректно обработать флаги и указатели.
А алгоритм их обработки достаточно прост и прекрасно расписан в указаных документах.

[Coryphae]

Чего только люди не придумают, лишь бы исползовать двухклоковой памяти
зачем городить огород, двухпортовка уже есть праактически во всех ФПГА, остаеться только корректно обработать флаги и указатели.
А алгоритм их обработки достаточно прост и прекрасно расписан в указаных документах.

Ну тогда подскажите какие параметры нужно выставить на примере мегафункций lpm_fifo_dc или dcfifo по теме данной ветки, только тогда вашу критику можно считать конструктивной, и вы однозначно поможете и мне и автору ветки.

[des00]

Ну тогда подскажите какие параметры нужно выставить на примере мегафункций lpm_fifo_dc или dcfifo по теме данной ветки, только тогда вашу критику можно считать конструктивной, и вы однозначно поможете и мне и автору ветки.

во первых я в упор не вижу, где в первом вопросе пост, про алтьтеры
во вторых что и как нужно поставить у мегафункций раза 4 обсуждалось на телесистах в течении последних 2-3 месяцев.
в третьих у ксалинкса все хорошо работает хоть с корегенератором, хоть без. как на аппаратных фифо, так и на софтовых

[Coryphae]

2dess00
Я не против, если вы приведете ПРИМЕРЫ "двухпортовки" на основе FPGA любой другой фирмы, какой пердпочтете. Вот мне интересно для Alter`ы... Однако все ваши ОТВЕТЫ можно считать неинформативными в отстутствие каких либо конкретных примеров и ссылок(на ветки тогоже тот-же телесис). Надеясь на ОТВЕТ, с уважением, Е.

[des00]

Однако все ваши ОТВЕТЫ можно считать неинформативными в отстутствие каких либо конкретных примеров и ссылок(на ветки тогоже тот-же телесис).

хмм ну знаете, если честно, то т.к. альтера меня мало интересует, а страницы на телесисах по фпга переключаються со скоростьью, 2-3 в месяц то запоминать линки я не вижу смысла, в крайнем случае есть поиск по конфе.
Что же касаеться фифо от альтеры то опять же по конфе это глюкалово,
ИМХО у ксайлинкса лучше,(проверял при асинхронных клоках от 10-200 МГц полет нармальный)