1. наверное проще по распиновке просто создать .lib, указав названия пинов, и, например, нагрузки+площадь без данных по таймингу, мощности. в ней можно сразу же описать разумные timing arcs. 2. можно просто написать пустышку-заглушку на verilog/VDHL?
Сообщение отредактировал sleep - Aug 17 2009, 12:45
|