DC : можно ли довести до конца (map, optimization) проект с black-box-ом?, хочется report_area, report_timing и т.п. а IP памяти никак не дают... Опции

[yes]

то есть имеется текстовое описание IP, либа для которого нет.
возможно ли прогнать полный синтез, чтобы оценить/поискать критические пути и т.п. в остальной части?

возможно проще создать свою псевдо lib-у (подправить lib такогоже IP от старой технологии)

--------------------

как лучше это сделать?
где посмотреть как делать?

[sleep]

1. наверное проще по распиновке просто создать .lib, указав названия пинов, и, например, нагрузки+площадь без данных по таймингу, мощности.
в ней можно сразу же описать разумные timing arcs.
2. можно просто написать пустышку-заглушку на verilog/VDHL?

Сообщение отредактировал sleep - Aug 17 2009, 12:45

[yes]

1. наверное проще по распиновке просто создать .lib, указав названия пинов, и, например, нагрузки+площадь без данных по таймингу, мощности.
в ней можно сразу же описать разумные timing arcs.
2. можно просто написать пустышку-заглушку на verilog/VDHL?

1) для этого следует формат либа знать? я посмотрел аналогичные модели от старой технологии - чего-то там дофига текста - килобайт 100
оно вроде бы интуитивно понятно, но не хочется полагаться на интуицию, а чтоб разбираться - нужно здесь читать?
http://www.opensourceliberty.org/

2) ну а как задать timing arcs? если black-box, то синтезировать дальше gtech-а откажется (собственно мой изначальный вопрос в том и состоял - можно ли black-box-у приписать какие-то задержки типа input/output delay и прогнать синтез)?

В принципе, в DC можно задавать black box с помощью Quick Timing Model.

а как это сделать? я как-то не сталкивался раньше с такой задачей, поэтому крайне скудные знания об устройстве библиотек и моделей синопсиса