Virtex4 + ISE Foundation тактирование по двум клокам, создание проекта с тактированием по двум клокам Опции

[MarkII]

Помогите! Возникла проблема с синтезом проекта в ISE Foundation 10.1i Тактирование осуществляется по двум тактовым сигналам. Синтаксически проект компилируется в ModelSim'e. Проект представляет из себя организацию двунаправленного последовательного порта с записью/чтением данных в память, организованную внутри ПЛИС. Необходимо синхронизировать схему по обоим фронтам. При приеме данных синхронизация происходит от сигнала передатчика (50 МГц) плюс вспомогательный внутренний клок удвоенной частоты, а при передаче данных - от внутреннего клока (50 МГц). Подскажите, пожалуйста, как стоить подобный проект?

[MarkII]

Нашел строку кода, из за которой выдается такое сообщение об ошибке. Закоментировал строку и синтез прошел удачно. Строка кода следующая:
flag <= clk_link_out'stable(12 ns);
busy <= '0' when flag else '1';

Если в двух словах, есть внешний тактовый сигнал, по которому принимаются данные, и требуется сделать сигнал (в данном случае busy), который бы устанавливался в "1" при наличии тактового сигнала "clk_link_out" на входе и падал в "0" при его отсутствии.
У кого какие идеи?

[Boris_TS]

Если в двух словах, есть внешний тактовый сигнал, по которому принимаются данные, и требуется сделать сигнал (в данном случае busy), который бы устанавливался в "1" при наличии тактового сигнала "clk_link_out" на входе и падал в "0" при его отсутствии.
У кого какие идеи?

С наскоку, могу предложить только тривиальный вариант. Предположим (ибо это не прозвучало явно), что:
1. Busy должен быть простробирован с некоей частотой, обзовём этот сигнал CLK_BUSY.
2. clk_link_out и CLK_BUSY имеют разные частоты, и частота CLK_BUSY выше раза в 2, чем у clk_link_out.

Тогда, решение представляется таким образом:
1. clk_link_out последовательно проходит пару триггеров, тактируемых CLK_BUSY (примитивный вариант clock domain перехода), с последнего триггера выходит сигнал BUSY_CB_RST.
2. делаем маленький счетчик: синхронный сброс BUSY_CB_RST (active high), тактируется CLK_BUSY, перенос BUSY_CB_CY, разрешение счета not(BUSY_CB_CY).

Как только clk_link_out замрёт в состонянии '0', то на счетчик перестанут подаваться сбросы, соответственно через некоторое время он досчитает до предельного значения, на выходе появиться перенос BUSY_CB_CY (блокирующий дальнейший счёт), который и можно использовать, как busy.