арифметичкеское кодирование в FPGA(+), хотелось бы прконсультироваться ? Опции

[des00]

Добрый день!
Кто нибудь делал/встречал реализации арфиметического кодирования на ФПГА ?

Если да то не могли бы вы поделиться линками на данную тему,
стандарты, описания с примерами для ПК не нужны, интересует именно реализация на ФПГА.
поиск выдает линки на IEEE статьии, но т.к. я не являюсь членом IEEE, то доступ туда закрыт

С уважением des00

[v_mirgorodsky]

Добрый день!
Кто нибудь делал/встречал реализации арфиметического кодирования на ФПГА ?

Если да то не могли бы вы поделиться линками на данную тему,
стандарты, описания с примерами для ПК не нужны, интересует именно реализация на ФПГА.
поиск выдает линки на IEEE статьии, но т.к. я не являюсь членом IEEE, то доступ туда закрыт

С уважением des00

Добро пожаловать в клуб. Фактически через пару недель мы тоже будем заниматься этой проблемой. Было решено заниматься двухпроходным алгоритмом, т.к. адаптивный алгоритм получается ОЧЕНЬ медленным. На данный момент отработали внутреннюю структуру и написали пару тестовых приложений на С++ для проверки идей кодирования. В первом приближении выглядит так, что на обработку каждого входного слова будет тратиться от двух до четырех тактов. Всего остального пока сказать не могу, потому как мы только собираемся этим заняться

BTW, кодирование Хаффмана получается гораздо более производительным - просто pipeline на три-четыре стадии на частоте поступающих слов, однако процедура построения дерева по данным гораздо более сложная, чем для арифметического кодера.

[des00]

Добро пожаловать в клуб. Фактически через пару недель мы тоже будем заниматься этой проблемой.

Спасибо, обрадовали

Было решено заниматься двухпроходным алгоритмом, т.к. адаптивный алгоритм получается ОЧЕНЬ медленным. На данный момент отработали внутреннюю структуру и написали пару тестовых приложений на С++ для проверки идей кодирования.

У меня алгоритм фиксирован это CABAC с одной моделью адаптации контекста под данные. Исходники работаюшего кода есть, нужно теперь переложить все это дело в ФПГА, естественно чем быстрее производительности тем лучше
В качестве опорной величины желательно не более 10тактов*100МГц на бит.

В первом приближении выглядит так, что на обработку каждого входного слова будет тратиться от двух до четырех тактов. Всего остального пока сказать не могу, потому как мы только собираемся этим заняться

А что вы подразумеваете под входным словом ? какова разрядность этой величины? 2-4 такта это на одном проходе ?