EDK_8_10_11 переход, проблема с брам блоками Опции

[rv3dll(lex)]

при переносе проекта из 8 версии в 11 есть ошибка стыковки брам блоков. выражается это так

одним концом брам блок подключен к процессору через контроллер другим к своему ядру.
ругается на несоответствие размера памяти по разным портам и не генерирует адреса, хотя в 8мой версии софта всё было без проблем и работает в железе.

[rv3dll(lex)]

я этот же документ и читаю

9-17 для блоков размером 512 байт - 131072 байта для разрядности 64 и 32.

из чего следует, что для данного случая вне зависимости от разрядности выхода размерность адресной шины не меняется и младшие разряды 3 для 64 разрядов и 2 для 64 игнорируются и адрес описывает количество байт а не слов, в отличие от библиотечных элементов в ise

кусочек из мпд файла на брам блок

###################################################################

BEGIN bram_block

## Generics for VHDL or Parameters for Verilog
PARAMETER C_MEMSIZE = 2048, DT = integer
PARAMETER C_PORT_DWIDTH = 32, DT = integer, BUS = PORTA:PORTB
PARAMETER C_PORT_AWIDTH = 32, DT = integer, BUS = PORTA:PORTB
PARAMETER C_NUM_WE = 4, DT = integer
PARAMETER C_FAMILY = virtex2, DT = string

из чего следует, что 32 можно подавать и размер шины определяется автоматом, что он собственно и делал пока не появилась 11 версия.

Сообщение отредактировал rv3dll(lex) - Sep 1 2009, 12:31

[DmitryR]

из чего следует, что для данного случая вне зависимости от разрядности выхода размерность адресной шины не меняется

Это хороший аргумент, однако все же не настолько хороший, чтобы не попробовать сдвинуть адрес на эти два или три разряда и не посмотреть на результат.