Странный сбой Cyclone3 в таблице переходов Опции

[Aal6]

Подскажите пожалуйста, может быть кто-то сталкивался.

В проекте на AHDL происходит сбой в state table. При чтении состояний на AVR читается, что таблица не находится ни в одном из штатных состояний.
Reset таблицы приводит ее в чувство.. до следующего сбоя, причем некоторое время таблица работает нормально.

Все входы на таблицу синхронные, если приходят с другого клокового региона развязаны двумя тригерами, тактируемыми частотой таблицы, как положено..
Сlock 7.37Mhz->PLLх8-> 59MHz.

Камень EP3c5.

Проблемы начались при загрузке кристала выше 70%.

Чаще всего причиной таких глюков бывает метастабильность. Возможно у Вас состояние автомата зависит от внешних несинхронизированных сигналов, или сигналов, приходящих из другого клокового домена.

__Все сигналы синхронизируются на входе клоком таблицы, там где идет запрос- ответ в два уровня тригеров__. Сам сперва думал что проблема в синхронизации, но обвешал всю таблицу тригерами по входу - не помогло.

[Aal6]

А может сбой PLL привести к подобному эффекту?

Подскажите, пожалуйста, где и как(какие) задать эти ассигменты:
Critical Warning: The following clock transfers have no clock uncertainty assignment. For more accurate results, apply clock uncertainty assignments or use the derive_clock_uncertainty command.
Critical Warning: From clki (Rise) to clki (Rise) (setup and hold)
Critical Warning: From clki (Fall) to clki (Rise) (setup and hold)
Critical Warning: From PLL|altpll_component|auto_generated|pll1|clk[1] (Rise) to clki (Rise) (setup and hold)
Critical Warning: From PLL|altpll_component|auto_generated|pll1|clk[1] (Fall) to clki (Rise) (setup and hold)
Critical Warning: From PLL|altpll_component|auto_generated|pll1|clk[2] (Fall) to clki (Rise) (setup and hold)
clki - 7.37Mhz, clk1 - 59Mhz, clk2 - clk1/2

Сообщение отредактировал Aal6 - Sep 13 2009, 16:08

[Shtirlits]

А может сбой PLL привести к подобному эффекту?

Если клок на несчастную схему идет с этого PLL, то может.
Анализ таймингов ведь учитывает худший случай. А тут получается, что может получиться вообще как попало.
Чтобы потратить время приятно, я бы не менял ничего в схеме, вывел клок наружу, посмотрел на него приборами и убедился бы в сохранности глюка.
Чтобы поскорее запустить схему я наверное разобрался бы с PLL и убедился в том, что схема аккуратно сбрасывается и на нее поступает только хороший клок, когда PLL не готова схема в ресете или клок выключен.

[Aal6]

Если клок на несчастную схему идет с этого PLL, то может.
Анализ таймингов ведь учитывает худший случай. А тут получается, что может получиться вообще как попало.
Чтобы потратить время приятно, я бы не менял ничего в схеме, вывел клок наружу, посмотрел на него приборами и убедился бы в сохранности глюка.
Чтобы поскорее запустить схему я наверное разобрался бы с PLL и убедился в том, что схема аккуратно сбрасывается и на нее поступает только хороший клок, когда PLL не готова схема в ресете или клок выключен.

Идет, к сожалению.
Мои приборы, я думаю, ситуацию сильно не разрулят. Когда смотрю тактовую осцилографом вижу синус. Если подключится к земле на входе по цифровым входам проскакивают иголки от драйвера шаговика с этой платы - вот думаю они и могут добивать Pll. Но, попробую, выведу сигнал сбоя для синхронизации и посмотрю клок.
Вопрос: а как правильно обработать сбой PLL - ресетом я обрабатываю данную ситуацию сейчас, что мне крайне не нравится, поскольку приходится ресетить кроме этого блока все сопряженные и востанавливать их работу. Подать сигнал локед по всем ena схемы? Не будет ли уже поздно, ведь выставляется он наверняка с некоторым опозданием?

Вы сначала RTL Вашего проекта посмотрите. Может, не все состояния описаны, лачи появились.

Когда пытаюсь зайти в блок данного автомата меня выкидывает в State Mashine Viever - там все нормально, нет никаких лишних состояний. А как посмотреть появление лишних защелок?