Forward DCT 2D тестовые вектора, Как протестировать FDCT-2D по точности и корректности результатов Опции

[AlexanderX]

Добрый день, глубоко уважаемый ALL!

Написали ядро 2D DCT. Вроде работает, вроде выдает результаты, математически соответствующие тем операциям, которые были заложены в алгоритм. Промежуточные результаты вычислений были проверены на корректность и было подтверждено их соответствие используемому алгоритму. Однако есть проблема следующего характера - необходимо проверить блок на соответствие тому, что понимает JPEG под DCT. На данный момент найти необходимые тестовые вектора не удалось.

В Xilinx Application Note 610 есть упоминание о тестовых векторах в книге "Image and Video Compression Standards," second edition, by Vasudev Bhaskaran and Konstantinos Konstantinides, ISBN 0-7923-9952-8. Поиски в Гуглях закончились ничем. Из нескольких разрозненных источников были получены несколько исходных матриц и соответствующих им DCT-2D, однако они как правило противоречат друг другу и не совпадают с нашими результатами.

Есть ли у кого информация откуда взять нормальные тестовые вектора, используемые в коде JPEG компрессора?

[AlexanderX]

А насчет параметров меня интересовала в превую очередь конвеерная схема или не конвеерная, кол-во тактов и латентность по тактам на одну операцию ДКТ, разрядность входной/выходной шины (в словах). но если у вас 8 умножителей то подразумеваю что вы "режете" матрицу по строкам/столбцам и потом работаете с ней. Начет транспонирования на памяти хммм спорно спорно, тут т архитектуры зависит, иногда бывает лучше сделать на регистрах

Угу, все так и выглядит. В первом блоке 4 умножителя, столько же во втором. Pipeline составляет 4 такта на каждый коеффициент, суммарно, на два блока с учетом транспонирования - около 80 тактов. Данные на вход могут подаваться без пауз. Рабочая частота для Cyclone II 8 speed grade составляет 160MHz и ограничивается умножителями. Код синтезируется и под Xilinx и под Altera.

Транспонирование на регистрах - забавно, каких-нибудь 1400 триггеров, плюс некоторое количество мультиплексоров и логика управления всем этим хозяйством - не, мы лучше как-нибудь с памятью поработаем

[des00]

Угу, все так и выглядит. В первом блоке 4 умножителя, столько же во втором. Pipeline составляет 4 такта на каждый коеффициент, суммарно, на два блока с учетом транспонирования - около 80 тактов. Данные на вход могут подаваться без пауз. Рабочая частота для Cyclone II 8 speed grade составляет 160MHz и ограничивается умножителями. Код синтезируется и под Xilinx и под Altera.

Транспонирование на регистрах - забавно, каких-нибудь 1400 триггеров, плюс некоторое количество мультиплексоров и логика управления всем этим хозяйством - не, мы лучше как-нибудь с памятью поработаем

Хммм странно странно, что то в тактах много получаеться
насчет регистров забыл что у вас не 4*4 а 8*8 матрицы, если мне память не изменяет.

Я делал на ксалинксе ДКТ, 4*4 транспонировать матрицу на регистрах получилось быстрее и меньше по совокупному объему (2 перемножителя + транспонирование).
правда дкт то было для h.264
считало это все с задеркой 8 тактов, расчитанно что матрица прилетает построчно

Кстати можно обойтись и без транспонирования вобще, да и над структурой матрицы немного репу почесать )