реклама на сайте
подробности

 
 
> DPLL (ADPLL) в FPGA. Как уменьшить джиттер?, Уменьшить джиттер до одного периода Fsystem.
bsp
сообщение Oct 14 2009, 13:28
Сообщение #1


Местный
***

Группа: Свой
Сообщений: 339
Регистрация: 27-08-05
Пользователь №: 8 013



Нашел описание ADPLL ( цифровая ФАПЧ с цифровым ГУНом ), набросал на Verilog'e. Запустил моделирование на Modelsim'e, кое-как заставил работать и призадумался. Использованный вариант реализации допускает изменение положения фронта выходной частоты на несколько периодов высокой ( системной ) частоты. Но системная частота хоть и высокая, да не очень - около 250 МГц. Один период, это 4 нсек, а если их несколько, уже много будет. Конечно, в установившемся режиме, и при стабильной входной частоте фронты выходной частоты прыгают на один-два периода системной частоты, но это, видимо, будет не всегда так. В интернете немного есть упоминаний про структуры ADPLL, решающих эти проблемы, но скудно описанные и без формул. Так-что разобраться в нюансах их работы, проверить, может в других местах там вылезут проблемы, трудно. Кто-нибудь занимался подобными вопросами? Подскажите, куда смотреть, в какую сторону думать.
Go to the top of the page
 
+Quote Post
 
Start new topic
Ответов
DmitryR
сообщение Oct 14 2009, 13:59
Сообщение #2


Профессионал
*****

Группа: Свой
Сообщений: 1 535
Регистрация: 20-02-05
Из: Siegen
Пользователь №: 2 770



То, что вы называете цифровым ГУН обычно называют DDS (Direct Digital Synthesizer) или NCO (Numerically Controlled Oscillator). Они есть готовые, у Xilinx, Altera и Opencores. Посмотрите, мне казалось что фирменные реализации дают джиттер строго в пределах одного периода входной частоты. Хотя я и могу ошибаться, но посмотреть готовое думаю не повредит в любом случае.
Go to the top of the page
 
+Quote Post
Builder
сообщение Oct 14 2009, 20:26
Сообщение #3


iBuilder©
****

Группа: Свой
Сообщений: 519
Регистрация: 14-07-04
Из: Минск
Пользователь №: 322



Цитата(DmitryR @ Oct 14 2009, 16:59) *
То, что вы называете цифровым ГУН обычно называют DDS (Direct Digital Synthesizer) или NCO (Numerically Controlled Oscillator). Они есть готовые, у Xilinx, Altera и Opencores. Посмотрите, мне казалось что фирменные реализации дают джиттер строго в пределах одного периода входной частоты. Хотя я и могу ошибаться, но посмотреть готовое думаю не повредит в любом случае.

Не факт что так. NCO и DDS выдают синус/косинус, а судя по вопросу речь идёт о цифровом ФАПЧ (ALL DIGITAL PHASE LOCK LOOPS (ADPLL) ).
Если я прав, и нужна DPLL, то посмотрите поиском по форуму, например:
http://electronix.ru/forum/lofiversion/index.php/t61744.html
Go to the top of the page
 
+Quote Post



Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 24th July 2025 - 05:15
Рейтинг@Mail.ru


Страница сгенерированна за 0.01367 секунд с 7
ELECTRONIX ©2004-2016